电感和电阻怎么等效衔接？
ESR，是EquivalentSeriesResistance三个单词的缩写，翻译过来便是“等效串连电阻”。
在交流电的领域中则除了电阻会阻止电流以外，电容及电感也会阻止电流的活动，这种效果就称之为电抗，意即反抗电流的效果。
电容及电感的电抗别离称作电容抗及电感抗，简称容抗及感抗。它们的计量单位与电阻相同是欧姆，而其值的大小则和交流电的频率有联系，频率愈高则容抗愈小感抗愈大，频率愈低则容抗愈大而感抗愈小。此外电容抗和电感抗还有相位视点的问题，具有向量上的联系式，因而才会说：阻抗是电阻与电抗在向量上的和。
ESR值并不是越小越好，有些场合太小简略引起震动，要看实践运用场合，大部分场合仍是期望越小越好！
一般来讲，低ESR的电容依此是：最小是陶瓷电容，再是钽电容，最差是电解电容。频率较高时尽量选用贱价的陶瓷电容（0805 10uF/6.3V，0603 4.7uF/6.3V），需求体积小大电容则能够用钽电容，仅仅价位较贵。（47uF/4V P型，适当于0805，约0.6元，47uF/6.3V A型，约0.3元）。用电解电容时必定要并一个陶瓷电容，因为电解电容高频呼应欠好且ESR值大。
电解电容的ESR与容量、电压、频率、温度。。。都有关。容量相对大的电容，其ESR相对的小。耐压大的电容的ESR比同容量小电压的电容的ESR小。频率的影响：低频时ESR大，高频是ESR小。温度的上升会增大ESR。
的确，ESR的呈现导致电容的行为背离了原始的界说。
比方，咱们以为电容上面电压不能骤变，当忽然对电容施加一个电流，电容因为本身充电，电压会从0时刻开端上升。可是有了ESR，电阻本身会发作一个压降，这就导致了电容器两头的电压会发作骤变。无疑的，这会下降电容的滤波效果，所以许多高质量的电源，都运用低ESR的电容器。
相同的，在振荡电路等场合，ESR也会引起电路在功能上发作变化，引起电路失效乃至损坏等严重后果。 所以在大都场合，低ESR的电容，往往比高ESR的有更好的体现。
不过工作也有破例，有些时分，这个ESR也被用来做一些有用的工作。
比方在稳压电路中，有必定ESR的电容，在负载发作瞬变的时分，会当即发作动摇而引发反应电路动作，这个快速的呼应，以献身必定的瞬态功能为价值，获取了后续的快速调整才能，尤其是功率管的呼应速度比较慢，并且电容器的体积/容量遭到严厉约束的时分。这种状况见于一些运用mos管做调整管的三端稳压或许相似的电路中。这时分，太低的ESR反而会下降全体功能。
ESR是等效“串连”电阻，意味着，将两个电容串连，会增大这个数值，而并联则会削减之。
实践上，需求更低ESR的场合更多，而低ESR的大容量电容价格相对贵重，所以许多开关电源采纳的并联的战略，用多个ESR相对高的铝电解并联，构成一个低ESR的大容量电容。献身必定的PCB空间，换来器材本钱的削减，许多时分都是合算的。这便是为什么许多朋友看到一些试验板子的原理图，VCC和地之间并联许多个电容，却不知道为何。
ESL，也便是等效串联电感。前期的卷制电感常常有很高的ESL，并且容量越大的电容，ESL一般也越大。ESL常常会成为ESR的一部分，并且ESL也会引发一些电路毛病，比方串连谐振等。可是相对容量来说，ESL的份额太小，呈现问题的几率很小，再加上电容制造工艺的前进，现在现已逐步疏忽ESL，而把ESR作为除容量之外的首要参阅要素了。
趁便，电容也存在一个和电感相似的质量系数Q，这个系数反比于ESR，并且和频率相关，也比较少运用。
由ESR引发的电路毛病一般很难检测，并且ESR的影响也很简略在规划过程中被忽视。简略的做法是，在仿真的时分，假如无法挑选电容的详细参数，能够测验在电容上人为串连一个小电阻来模仿ESR的影响，一般的，钽电容的ESR一般都在100毫欧以下，而铝电解电容则高于这个数值，有些种类电容的ESR乃至会高达数千欧姆。
一只电容器会因其结构而发作各种阻抗、感抗，比较重要的便是ESR等效串联电阻及ESL等效串联电感─这便是容抗的根底。电容器供给电容量，要电阻干嘛？故ESR及ESL也要求低…低；但low ESR/low ESL一般都是高档系列。
ESR的凹凸，与电容器的容量、电压、频率及温度…都有干系，当额外电压固守时，容量愈大 ESR愈低。有人习惯用将多颗小电容并接成一颗大电容以下降阻抗，其理论是电阻并联阻值下降。但若考虑电容接脚焊点的阻抗，以小并大，不见得必定会有收成。
反过来说，当容量固守时，选用高WV额外电压的种类也能下降 ESR；故耐压高的确好处多多。频率的影响：低频时ESR高，高频时ESR低；当然，高温也会形成ESR的提高。
串联等效电阻ESR的单位是mΩ，高档系列电容常是low ESR及low ESL。若比较低内阻及低漏电流两种特性，则低内阻简略抵达，故标明low ESR的电容倒很常见。ESR与丢失角有相关，ESR＝tanδ/（ω&TImes;Cs），Cs是电容量。 有时电容器标准上会有Z，它与ESR的含义不同，但Z的核算示与ESR有关，一起也考虑到容抗及感抗，是真实的内阻。方才说到电容的ESR单位是mΩ，那是指大电容，若是220μF小容量电容，其ESR单位就不是mΩ而是Ω。
USB接口的电阻在哪里，它起到了什么效果？
A问：看原理图时，常常看到串一些小电阻，如22欧姆，可是也不是必定串。相同场合有的串，有的不串。请哪位高人点拨一下吧？
B答：假如是高速信号线上串小电阻，那就应该是终端阻抗匹配。假如是GPIO口上串了小电阻，很或许是抗小能量电压脉冲的。
简略的比方：一个串口通讯的提示信号，当接上串口时，因为瞬间的插拔发作了一个很窄的电压脉冲，假如这个脉冲直接打到GPIO口，很或许打坏芯片，可是串了一个小电阻，很简略把才能给消耗掉。假如脉冲是5mA 5.1V，那么过了30ohm后便是5v左右了。。.。（这儿我不是很了解了，假如脉冲是1KV，怎么？这个小电阻能行么？望高手点拨。）
B持续：严厉来讲，当高速电路中，信号在传输介质上的传输时刻大于信号上升沿或许下降沿的1/4时，该传输介质就需求阻抗匹配。
一般当PCB走线的长度大于其传输信号的波长的1/10时，咱们就就需求考虑阻抗匹配。（也不明白，不过听说过，应该是电磁学里边讲的，我没学电磁学。。.。今后学习）
100MHz以上的高速数字电路就能够考虑阻抗匹配了
C答：首要是根据阻抗匹配方面的考虑，以抵达时序一致，延迟时刻，走线电容等不会超越规模！原因在于LAYOUT时或许走线方面不是很匹配！
D答：阻抗匹配 信号的传输速率大于信号上升的1/4时 就需求阻抗防止电压脉冲对芯片的影响！
E问：再高速信号重常常能够看到再信号线重串小电阻，请问再LAYOUT时应该把它放在CPU端仍是放在信号的终端好些呢？看到过一些centrality GPS公版计划中是放在CPU端，但也看到其他的原理图是放在信号的终端，恳求理论支撑！
F答：一般的做法是在信号源端串小电阻，在信号终端并一个小电阻。在信号源端串一个小电阻，没有公式的理论：一般传输线的特征阻抗为50欧姆左右，而TTL电路输出电阻大约为13欧姆左右，在源端串一个33欧姆的电子，13+33=46大致和50适当，这样就能够按捺从终端反射回来的信号 再次反射。（传输线的特征阻抗，得查查。。.），在信号接纳终端并一个小电阻，没有公式的理论： 若信号接纳端的输入阻抗很大，所以并接一个51欧姆的电阻，电阻另一端接参阅地，以按捺信号终端反射。信号接纳终端串接电阻，从按捺信号反射的视点考虑，只要终端输入的电阻小于50欧姆。但IC规划时，考虑到接纳能量，不会将接纳端的收入电阻规划得小。。（这个反射，到底是怎么了解？能量反射，有了解的朋友回答一下），在信号线上传一个电阻，或许还有一个用处：ESD。如在USB接口上，靠USB PORT端 的D+和D-上串一个小电阻，如10欧姆。便是因为USB PORT端的ESD过不了
G答：一般高速数字信号传输线上会串电阻，目地是处理阻抗匹配问题，阻抗不匹配会导致信号反射，电磁波相似光相同在同一种介质中传达方向和能量不会衰减，但假如光从一种介质发射到别的一种介质的时分会发作反射和折射现象，那么光抵达终端的能量会衰减许多吧。同理高速数字信号从源端向终端传输过程中因为衔接线或许PCB LAYOUT的原因导致部分阻抗不接连（比方要求传输线阻抗为100欧，可是PCB有的部分是100欧，可是半途打过孔或许线宽发作变化就会引起阻抗的不接连）就会导致信号反射，反射的信号在传输线中又会与原信号叠加，信号被搅扰了，终端接纳这样的信号解码会犯错。USB接口上串的电阻便是此用处，一般来说假如LAYOUT比较好此电阻贴0欧没问题的，并且假如USB仅仅传输低速信号也不会有问题，阻抗要求也没那么严厉。可是假如传输的是高速USB信号且LAYOUT有问题那么串个小电阻或许会处理误码的问题。ESD器材一般都是经过必定的途径或许方法将静电尽或许的导入地或许电源而防止对芯片的影响，所以ESD器材有一端肯定是接地的，而不是串在电路中。
