便携式无线接收机的首要应战是在下降功耗的一起，使其动态规模最大化。带有一对时刻接连，低通模数转化器（ADC）的直接变频接收机的功耗很低，可是它也简略形成比如正交性不很好、DC偏移和低频失真等问题，然后约束了产品的动态规模。另一方面，一个二次变频超外差接收机就没有这些约束，但一般因为其复杂性添加，以及需求对较高的中频（IF）信号进行数字化，它的耗电量相对增大。本文介绍了一种频率规模在10“300MHz，带宽 333KHz，动态规模为90dB的混频器和时刻接连带通SD ADC组件。电路的耗电量为50mW，这说明低功耗高功能的二次变频超外差式接收机是能够完成的。
图1 两个超外差式接收机的后端
图2 ADC的方框简图
图3 ADC的电路图
图1对将一个中频信号进行数字化的两种办法进行比照。榜首种办法需求几种大功率的模块，即，可变增益放大器（VGA），抗混叠滤波器（AAF）和ADC，而第二种办法将此模块用一个带LC谐振电路的带通SD ADC所代替。凭借时刻接连环路滤波器，带通SD ADC对固有混叠进行维护，省去了AAF。因为ADC的输入噪声较低，且它的电流型输入能供给较强的信号，所以它的动态规模较宽，因而，也省去了VGA。经过将这两个高耗电模块归入到ADC中，第二种简略的拓扑结构具有节电优势。
图2是较具体的ADC结构。鉴于上述评论，低噪放（LNA）加混频器的跨导视为gm=10mA/V。低噪放加混频器的输出电流2mApp直接作为ADC的输入，而没有经过不必要的I-V或V-I转化。8个元件的电流型DAC（IDAC）的电流减去反应数字输出电流，生成一个驱动LC谐振电路的差错电流。LC谐振电路由两个外部5.6mH的电感和一个电容组成。经过一个9位片上电容阵列将电容值微调到所需值的1%以内。LC谐振电路在相关频带内的有用阻抗为Z=6KW，此阻抗将形成12VPP的电压摇摆，假如不是来自于IDAC的反应，IDAC的反应只能导致以下的电压摇摆。前端电路较大的有用增益为gmZ=60，当低噪放有输入信号时，会使ADC后端的噪声由削减到只要。因为此噪声比低噪放/混频器的输入噪声低8dB，因而，ADC的后端对IC噪声特性的影响不大。因为LC谐振电路不发生噪声，加之无失真和不耗电，因而，LC谐振电路是带通SD ADC中抱负的榜首谐振器。
图4 时SFT和NTF图
图5 fIF=”103“.25MHz，fLO=100MHz，fCLK=26MHz，OSR=48 时的带内频谱
图6 fIF=273MHz，fLO=269MHz，fCLK=32MHz时SNR与输入功率的联系
VGA一般用于当信号较弱时，经过增益来下降ADC的输入噪声。可是，图2中的VGA是ADC的一个内部元件，它的首要意图是当信号较弱时下降功率耗费。为了平衡大信号的电流，IDAC元件的总电流有必要为2mA，可是当信号较弱时，元件的电流能够下降（本方案中下降了1/4），以节约功耗。全面地改动IADC能够相应地改动ADC，使AGC功用得以完成。全面地下降IDAC能够减小ADC后端的信号摇摆，而且运用图中的可变增益元件使电路得到最有用的补偿。为了坚持调制器的动态规模，VGA的增益会随IDAC的全面动摇而反向变化。VGA作为一个其gm值可变的模块，经过改动非退化双极结型晶体管（BJT）差分对中的拖尾电流来操控。
ADC的第二个谐振器也运用了一个LC谐振电路。图3中的VGA和有源RC谐振器耗费2mA的电流，而且不需外部元件就能满意第二级动态规模的要求。可编程电容阵列能够完成RC谐振器的调谐。
为使谐振器的Q值较高、漂移量较低，ADC的第三级运用一个开关电容谐振器。有源RC谐振器功耗较低，可是其Q值较低，漂移量较大，有必要运用第四级谐振器。经过调整SC谐振器的Q值和漂移量，使其耗电为1mA。因为开关电容这一级作业在离散时刻，此调制器的混叠维护功能不如时刻接连体系的好，尽管如此，混叠衰减仍大于80dB。
如图4所示，调制器的通带规划为fCLK/8，较好地协调了希望噪声密度和丈量噪声密度。一起，图4描绘了一个信号传递函数（STF）。所丈量的STF很平整，在大约500KHz的规模内，每100KHz下降0.1dB。
图5中过采样率OSR=48，时钟频率fCLK=26MHz时，输出频谱的信噪比（SNR）为81dB，非杂散的动态规模为103dB。图6表明fCLK=32MHz时，OSR=48的动态规模为90dB；OSR=960的动态规模为105dB。
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