从传统意义上来说，FPGA等通用可编程器材往往被运用于速率较低的DSP规划中，而在高速的DSP运用中，则往往运用专用的DSP芯片及集成电路进行规划。这样做尽管满意了对速度的要求，可是开发周期较长，产品的调试修正晋级比较困难，而且灵敏性较差。
跟着工艺水平的进步，FPGA等可编程器材的速度和规划都有了很大的进步，而且它还具有集成度高、体积小、功耗低、规划灵敏等优势，这样就为运用可编程器材完结高速DSP处理拓荒了路途。现在新一代的FPGA等可编程器材，不仅在速度上能满意DSP的要求，而且可编程资源也大大添加，在体系级集成方面也能满意需要，然后进步了体系的灵敏性和适应性。因而，在开发周期较短或对体系灵敏性要求较高的场所，FPGA能够供给比专用DSP器材更高的体系速度和更好的处理方案。
咱们在规划小型声纳的过程中，依据体系的要求，选用了Xilinx公司的Spartan XCS40芯片。
1 器材介绍
Spartan系列的XCS40是Xilinx公司推出的低价格、高功用的现场可编程门阵列。它的首要特点是：
·体系门的数目到达了40000,Logic Cell数目达1862,体系资源丰富
·具有片上可装备分布式RAM, 最多装备的RAM比特数达25088位
·分布式算术逻辑单元,支撑分布式DSP运算
·支撑Alliance Core及体系集成
其片内结构如图1所示。
2 由XCS40构成的声纳体系的原理
以XCS40为主体构成的渔用声纳的根本功用框图如图2所示。其间，虚线内的功用模块悉数会集在XCS40芯片内。
小型渔用声纳体系的根本作业原理是依据从水下反射的声波回波信号，显现水下鱼群和海底的深度情况。这种小型的声波探测体系在渔业生产和帆海安全上起着很重要的效果，在小型船只上运用适当遍及。整个体系分为模仿和数字两大部分。
模仿部分依据环境噪声和量程的要求,50kHz或200kHz载频的键控脉冲通过缓冲、整形、推进和推挽功放之后，调制信号送到声波换能器,发射到水中。接纳电路为一外差接纳机。不同频率的反射信号通过前放后,与本机的晶振混频,发生455kHz的中频信号, 通过两级中放和检波后,由A/D改换器构成3比特的数字信号,送到声纳的数字处理部分。收发转化模块操控着收发信号的阻隔,防止它们之间的串扰,尤其要防止发射信号串入接纳机端而引起接纳机功用的大幅度下降。一起,通过期变增益操控(TVG)等手法, 使得输入信号的动态规模得到了紧缩,增大了接纳机的作业规模,也使得整个模仿部分的抗搅扰性和信噪比得到了进步。
整个声纳体系的数字部分会集在一片XCS40芯片中。经A/D改换后的数据, 在数据获取操控单元的协调下,通过正常记载和海底确定记载两个通道别离进入输入存储器。输入存储器中的回波数据, 通过相关处理、杂波消除、强度改换和坐标改换等一系列信号处理后,在FPGA中内置的显现操控模块的办理下写入VRAM。与此一起, 显现操控模块发生行场同步信号,并把不同强度的回波信号转化成伪五颜六色信号, 驱动相应的R、G、B输出,将VRAM中的数据终究显现在监视器上。整个数字体系的运转也由FPGA内置的MCU模块来操控, 进步了体系的集成度。
3 分布式核算与内置RAM
因为FPGA依据SRAM的特性，特别合适乘法和累加等DSP算法，也能够用其完结广泛的数学函数运算。在规划上也能够选用并行结构和分布式算法，使得资源到达最优的装备。在该声纳的规划中, 运用了相关滤波器来除掉邻频搅扰、 杂波以及噪声。并运用分布式核算,大大进步了信号处理功率。关于二进制体系,一个线性时不变的网络的呼应能够用下面的公式来表明:
可见, 上面的公式能够用加法器和分布式算术查找表来完结。关于所选用的相关滤波器, 能够用下面的比较简单的办法来完结:
这样,当进行异或运算时,对每次回波256点且每点3比特的数据,可直接对每一位进行相关处理, 只用一个时钟周期即可完结运算。因为充分运用了FPGA内部的分布式功用模块和并行核算的长处, 使得信号处理的速度得到了很大的进步。
为了完结在片内完结DSP的功用, 除了必要的算术和逻辑功用模块之外,有必要具有一定数意图片内存储器。规划中所运用的Spartan XCS40就具有了分布式的片内RAM。因为Xilinx FPGA的首要功用模块都是依据SRAM查找表结构的，因而分布式RAM的结构能够在FPGA内的任何一处完结。这也是分布式RAM称号的由来。除掉CLB、IO模块和布线模块外，分布式片内RAM已经成为了又一种片内资源。因为分布式片内RAM没有管腿和驱动，它能够到达适当快的读写操作速度。在咱们的规划中，分布式RAM被用作数据的输入缓存及数据寄存器。在片内，这些RAM被装备在数字信号处理部分的邻近，然后减少了数据传输的延时。
4 集成的显现操控和MCU模块
在带有显现子体系的规划中，一般都会用图形操控芯片(GDC)来完结图形显现和操控。图形操控芯片担任发生行场同步信号，输出像素点信号，操控字符图形和直线、圆等根本元素的输出，读写VRAM并操控VRAM的改写。它是显现子体系的中心。咱们在规划中开始选用的是NEC公司的UPD72020。可是在调试中发现,因为该显现操控芯片的主频与体系的主频不一样,导致它与FPGA的时序无法合作。
为了处理这个问题，咱们在规划中把图形操控芯片的功用集成到了FPGA中,构成一个功用比较齐备的CORE。图形操控部分的结构简图如图3所示。图形操控部分的首要效果，是依据体系的要求，发生正确的行场时钟脉冲，然后正确地操控像素点的输出。体系的主时钟频率是40MHz，图形操控部分把体系的主时钟进行分频，发生出18.75kHz和50Hz的行同步信号和场同步信号，加到监视器的接口，驱动正确的显现。一起，依据体系的要求，图形操控模块向VRAM中写入新的数据，而且周期性地读出VRAM中的数据进行显现和对VRAM进行改写。本规划中选用的显现器是伪五颜六色显现器，不同的五颜六色信号对应于不同的回波强度。为了完结这个功用，咱们在FPGA中的图形操控模块中建立了一个五颜六色矩阵(Color Matrix)。对应于不同强度的像素点数据，该矩阵能够将其转化成为相应输出份额的R、G、B信号，然后完结强度到五颜六色的转化。
为了进一步进步体系的集成度,咱们选用了CAST公司为Xilinx的FPGA所规划的C2901微处理器核来读取键盘输入, 操控整个体系的运转。该微处理器核的资源运用情况和内部结构框图如图4所示。
因为选用高度集成的片上规划办法, 该声纳信号处理板的体积大大缩小, 整个体系仅由模仿电路、 XCS40及存储器构成, 规划和调试都非常简洁, 整机作业功用也非常安稳。
