当你的FPGA规划不能满意时序要求时，原因或许并不显着。解决方案不仅仅依赖于运用FPGA的完成东西来优化规划然后满意时序要求，也需求规划者具有清晰方针和确诊/阻隔时序问题的才能。规划者现在有一些小技巧和协助来设置时钟;运用像Synopsys Synplify Premier相同的东西正确地设置时序束缚;然后调整参数使之满意赛灵思FPGA规划功用的方针。
会有来自不同视点的应战，包含：
● 更好的规划方案，例如完好的和准确的时序束缚和时钟标准
● 节省时刻的规划技能，例如为更好的功用成果，整合规划的各个部分而编写谨慎的RTL代码，提出最高功用应战，当你之后调整规划时削减迭代运转时刻
● 归纳和摆放以及路由时序的相关性，带来更好的时序质量的成果(QoR)和时序收敛
让我更进一步地调查这三类中的技能，查验怎么运用它们来到达时序目的。
第一步：更好的规划方案
最重要的便是确认正确且完好的规划束缚。这些束缚用于规划目的以及功用的方针和归纳东西之间的通讯。规划一旦归纳结束，这些束缚和要害途径信息将被主动注释到Vivado规划套件的摆放和路由(P&R)东西中，进一步保证满意时序。
第二步：RTL代码风格和要害途径调整
为了取得更好的时序，咱们主张运用特定的代码风格来描绘有限状态机、RAM、数学/DSP功用、时钟树和移位寄存器。成果会进步时序QoR，由于归纳东西可以揣度一个完成运用了FPGA原语的构件。
此外，这些代码风格让你免于创立不必要的逻辑，例如可估测的锁存器、RAM的读/写查看逻辑和打包进入DSP原语的逻辑。当需求更多这方面主题时，运用归纳东西中的核生成器就成为值得考虑的要害点了。
第三步：取得终究的时序收敛
在归纳、摆放和路由之后可以陈述整体的时序信息。例如，Synplify软件答应你运用TCL指令(report_timing)陈述规划的详细部分。为了进一步进步时序QoR，咱们主张你相关归纳之后和P&R之后的时序成果，详细是在时序要害途径上给定起点和结尾的鸿沟。
咱们指出的方法会早早地截取时钟和束缚设置问题，一起也供给多种技能来调整和相关你规划的时序以及具有快速时序收敛的RTL。
