单片机发生的脉冲信号源由所以靠软件完成的，所以输出频率及步进受单片机时钟频率、指令数和指令履行周期的约束。文中介绍了一种以CPLD为中心的脉冲信号源，脉冲信号源的参数(频率、占空比)由工控机经过I/O板卡设置，设定的参数由数码管显现，这种脉冲信号源与其它脉冲信号发生电路比较具有输出频率高、步进小(经过选用高速CPLD可进步频率及缩小步进)、精度高、参数调理便利、易于修正等长处。
1 体系组成及作业原理
脉冲信号源电路中心选用一片可编程逻辑器材EPM7128SLC84—10，它归于Ahera公司MAX7000系列产品，MAX7000系列产品是高密度、高性能的CMOS EPLD，是工业界速度最快的可编程逻辑器材系列，它是在Ahera公司的第二代MAX结构基础上选用先进的CMOS EEPROM技能制作的。MAX7000系列产品包括MAX7000E、MAX7000S、MAX7000A，集成度为600~5 000可用门，有32～256个宏单元和36—155个用户I/0引脚。这些根据EEPROM的器材能够组合传输推迟快至5.0 ns，16位频率为178 MHz。此外，它们的输入寄存器的树立时刻十分短，能够供给多个体系时钟且有可编程的速度/功率操控。
MAX7000S是MAX7000系列的增强型，具有高密度，是经过工业规范4引脚JTAG接口完成在线可编程的，在线编程电压为5 V。EPM7128SLC84—10有128个逻辑宏单元，2 500个门电路，8个逻辑阵列块，68个L/O管脚，速度等级为一6(传输推迟6 ns)，最高时钟频率为147.1 MHz。整个信号发生及数码显现操控电路(不包括驱动)集成在一片中。脉冲信号源电路由时钟源、锁存器、计数器、操控电路、驱动电路以及数码管动态扫描显现电路组成，电路框图，如图1所示。
时钟电路选用80 MHz有源晶振，它为体系供给时钟信号;锁存器1及锁存器2用于保存频率及占空比数据，为16位计数器供给预置值，锁存器位数为8位，设定的数据经过工控机输入，因为计数器位数为16位，故需分两次打人数据;计数器1及计数器2作为定时器，按锁存器1、2设定的值计时，两个计数器替换作业，即一个计数器作业而另一个计数器不作业。当作业的计数器抵达计时时刻后，向操控电路宣布时刻到信号。操控电路接纳计数器宣布的信号，中止计数器作业，偏从头装载计时数据，一起发动另一个计数器作业，然后发生规则频率、占空比的脉冲信号，并输出两路脉冲信号，如图2所示。为了进步信号源带负载才能，输出运用了7417367驱动芯片添加驱动电流。
显现电路图，如图4所示，其间需求显现的数据代码经过工控机输入。缓冲器74LS244用做多路开关，中选通信号有用时，该路锁存数据有用，数码管显现相应的数据。
频率及占空比数据按如下方法核算：
设要输出的频率为f，占空比为D，则锁存器1、2要设定的值分别为
其间fOSC为体系时钟，C1、C2选用2进制补码。由式(1)，式(2)式可得到频率及占空比核算式
由上式能够看出信号源最高输出频率取决于体系时钟频率，最高频率为体系时钟频率的一半(C1、C2均为1)，要进步信号源输出频率有必要进步体系时钟频率，既选用高频晶振或倍频电路。占空比取决于C1与C1+C2的比值，输出频率为最高频率时，占空比为50%;相同最小步进也取决于体系时钟频率，进步体系时钟频率，就可使步进缩小。
假如要信号源输出频率为500 kHz，占空比为0.5的脉冲波，则按式(1)、式(2)能够算出，C1=C2=HB0(16进制数)。将C1、C2经过工控机置入CPLD中。假如C1、C2为小数，则需取整，取整后需按式(3)、式(4)从头核算频率和占空比，算出的值为实践的频率与占空比。
2 硬件编程
开发软件选用Max PlusⅡ10.2，编程选用VHlDL硬件描绘言语。
编程选用层次结构，整个程序选用顶层模块和底层模块。顶层模块，如图4所示。底层模块包括体系包括的各组件。
整个程序编写完成后进行编译、仿真，仿真成果，如图5所示。编译、仿真经往后都正确，即可经过JTAG接口将程序下载到方针板CPLD中，方针板即可运用。
3 体系操控软件
体系操控软件选用LabWindows/CVI编写，为了给锁存器置数，可选用如下程序完成：
4 技能指标
本脉冲信号源输出脉冲频率：20~700 kHz，占空比：1%～40%，时钟选用80 MHz有源晶振。在700 kHz时频率步进为6 kHz，20 kHz时频率步进为5 Hz。
5 结束语
因为选用了EPM7128SLC84—10作为脉冲信号源的中心。电路结构简略，频率、占空比可任意设置，准确度高。一起操作简略便利，功用更易扩展。
