摘要 数字复分接技能是数字通信网中的一项重要技能，能将若干路低速信号兼并为一路高速信号，以进步带宽运用率和数据传输功率。文中在介绍数字复接体系的基础上，选用VHDL对数字复分接体系进行建模规划和完结。并运用乒乓操作和先进先出存储器(FIFO)对复接器进行规划，运用帧同步器对数据进行分接。以QuartusII8.0为仿真软件，对规划进行仿真验证，仿真成果表明，规划完结了复接体系，便于修正电路结构，增强了规划的灵活性，且节省了体系资源。
数字通信体系中，为了进步信道的运用率，使多路信号在同一条信道上传输时相互不发生相干的办法称为多路复用。在时分复用中，将时刻划分为若干时隙，各路信号在时刻上占用各自的时隙，即多路信号在不一起刻内被传送，各路信号在时域中互不堆叠。数字复接终端是将若干低速率码流变换成一路高速率码流的设备。运用可编程逻辑门阵列(FPGA)芯片完结复接体系便于修正电路结构，增强了规划的灵活性，并节省了体系资源。
1 多路复接体系规划要求
(1)完结两路数据的同步复接。(2)支路速率为32 kbit·s-1。(3)按位复接。(4)帧同步码字为10 bit：“1 0 1 1 0 1 0 01 1”。(5)帧长128 bit。
2 数字复接体系基本原理
2.1 数字复接体系
数字复接终端的作用是将低速数据码流变换成高速数据码流的设备。将两个或两个以上的支路数字信号按时分复用办法兼并成单一的合路数字信号的进程称为数字复接;完结数字复接功用的设备称为数字复接器;在接纳端将一路复合数字信号别离成各支路信号的进程称为数字分接。数字复接器、数字分接器和传输传道一起构成了数字复接体系。
2.2 按位复接
复接的办法有：按位、按字和按帧复接等办法。本文选用按位复接的办法，办法是每次仅顺次复接每一个支路的一位码，又称比特复接。复接后的码序列中榜首个时隙中的榜首位表明榜首路的榜首位码;第二位表明第二路的榜首位码;依此类推，则第n位表明第n路的榜首位码。2路串行数据按位复接原理框图如图1所示。
3 数字复接体系的建模与仿真
3.1 复接器整体规划计划
复接器的规划计划如下：首要对两支路串行数据数字信号进行按位复接组成一路信号;用FIFO界说2个128 bit帧格局，帧同步码为10 bit“1011010011”，选用乒乓操作对合路数据每118位顺次存储到FIFO中，行将合路数每118位刺进一个帧同步码，构成128位的帧。乒乓操作是输入合路数据流经过输入数据挑选单元等时地将数据流分配到两个FIFO数据缓冲区。当FIFO缓冲区1写入数据操作时，从FIFO缓冲区2中读取数据操作;当FIFO缓冲区1读数据操作时，FIFO缓冲区2中进行写操作;如此循环，可完结2路数据复接，详细如图2所示。
3.2 复接器要害模块规划
(1)合路模块。合路模块功用是将两路串行数据按位复接成一路数据，合路模块输出的是未接入帧同步码的数据，关于各支路数据输入需运用clksel时钟作为操控。合路输出为y信号，D0、D1是两路串行数据，clksel是两支路操控输出信号。从仿真图3中可看出，其能将D0和D1组成一路信号y输出，仿真成果正确。
(2)乒乓操作FIFO模块。乒乓操作FIFO模块的功用是对合路数据参加帧同步码。乒乓操作FIFO框图如图4所示。乒乓操作处理流程如下：输入数据流经过输入数据挑选单元将数据流分配到两个数据缓冲区。在第1个缓冲周期中，将输入的数据流缓存到数据缓冲模块1;在第2个缓冲周期中，经过输入数据挑选单元的切换，将输入的数据流缓存到数据缓冲模块2。一起，将数据缓冲模块1缓存的第1个周期的数据经过输出数据挑选单元的挑选，送到运算处理单元进行处理;在第3个缓冲周期，再次切换数据的进入与输出缓冲模块。
空满信号的发生是规划FIFO的要害之一，本文经过异步的比较读写指针ptr以及读写指针的MSB进行判别，然后发生两个异步的空满标志信号送入读写模块进行同步，最终向外界输出两个同步的空满信号。图5的方框内可看出空判别信号atmpty和满判别信号afull是取反的联系。当一个RAM数据读完时，另一个RAM写满。
图6中input，是M序列伪随机码，“10011101”作为测验信号。可以为M序列伪随机码是由两支路信号合路而得到的信号。从仿真波形可看出，空满判别信号rmsb和wrsb1互为取反联系，满足要求。rptr是读地址信号从FIFO的首地址开端读取数据的。wptr写地址信号是从FIFO的第10个存储单元开端写入数据的，这是由于FIFO的前10个存储单元运用的是做帧同步码“1011010011”。zongshu信号端是随机码参加帧同步码后的输出。
3.3 分接器要害模块规划
图7是分接器的原理框图。守时发生器为帧同步体系供给帧定位标志信号;帧同步体系用来检测所传输数据码流中的帧同步码;比特分接电路则用于将串行数据转换为并行数据。
(1)帧同步码检测。帧同步码检测电路由10位移位寄存器组成，将帧同步码设定为10位最佳码“1011010011”，当电路检测到输入码流中有帧同步码组时，检测电路将输出“0”;否则将输出‘1’。输出成果将作为守时发生器的操控信号之一。仿真波形如图8所示，方框内表明查找得到的帧头。帧头为“1011010011”。
(2)守时发生器。守时发生器可对时钟clk进行n分频，分频后的周期等于帧周期。守时发生器首要用以发生帧定位标志信号，仿真波形如图9所示。从框中可看出帧定位标志信号。
(3)分路电路。两路数据，可选用一路运用上升沿触发，另一路用下降沿触发。进而将数据存到D锁存器后，再进行输出。这便可将一路数据变成两路。
该分路模块的输入是二级缓存的输出，如图10所示。
3.4 复分接体系整体规划
将所规划的复接器与分接器相连接，从仿真图11中可看出，输出的两支路信号outa和outb的信号和复接前输入的两支路信号a和b的速率，与所包括的信息彻底对应。别离改动输入信号a和b，最终分接出的信号同复接前的输入信号共同，证明了规划的复分接体系的正确性和可靠性。
4 结束语
文中介绍了复分接体系的原理，并给出2路复分接体系建模计划。运用FIFO界说2个128 bit帧格局，10 bit帧同步码，选用乒乓操刁难合路数据每118位顺次存储到FIFO中，再将合路数每118位刺进一个帧同步码，构成128位的帧，即可完结两路复接。一起对来自复接器的串行码流进行主动帧辨认定位分接，完结主码流中两个支路串行数据的同步复接。本体系中各模块的仿真均在QuartusII 8.0中得到了验证。
