根据金属氧化物的非挥发性存储器 ──电阻式RAM(RRAM)，在11nm节点前不或许进入市场;在此之前，堆叠式浮闸NAND闪存相对较具潜力，并且很或许会朝向2~4Tbit的独立型整合芯片开展，IMEC研讨所存储器研讨专案总监Laith Altimime说。
Altimime 提醒了闪存开展蓝图，并展现在17nm节点选用笔直8层堆叠，从传统浮闸闪存转换到所谓的SONOS闪存。他宣称在14nm~11nm节点堆叠数量还可增加到16层。而RRAM要进入实践使用，也有必要具有相似的堆叠架构才能在市场上竞赛。SONOS全名为Silicon Oxide Nitride Oxide Silicon(硅-氧-氮化硅-氧-硅)。
IMEC现已和首要的存储器制作商，包含尔必达(Elpida)、海力士 (Hynix)、美光科技(Micro)和三星(Samsung)等，就闪存和后续的存储器技能打开协作。但这份名单中明显缺少了东芝 (Toshiba)。现在所提出的存储器晶体管堆叠均为独立芯片(monolithic)，但未来除了芯片堆叠外，也或许会在封装阶段进行。
IMEC表明，RRAM有必要留意11nm节点后与闪存开展蓝图的交会点
针对RRAM，IMEC首要瞄准根据铪/氧化铪的资料。Altimime表明，他们之前研讨过这些资料，现在这些资料展现出十分准确的层状架构规划，最佳化了DC/AC电气功能，并具有杰出的R-off到R-on比。IMEC也以为它具有杰出的开关机制，这与晶格中的氧空穴(oxygen vacancies)运动有关。
在本年六月的VLSI技能研讨会中，来自IMEC的研讨团队就SiO2/HfSiO/NiSi资料剖析了RRAM的热丝功能(filament properties)，展现怎么按照可藉由量子力学传导模型而量化的热丝性质在高电阻状况完成最小电流。
在华盛顿的世界电子设备会议(International Electron Devices Meeting)中，IMEC的研讨人员也提出了根据HfO2的RRAM单元，其尺度小于10nmx10nm，具有HF/HfOx电阻元件 (resistive element)，每位元开关能量约0.1pJ或更低。其耐受性为5×10^7周期。但是，IMEC还未进行大规模阵列或RRAM的堆叠规划。“咱们首要是为协作伙伴展现概念。每家公司都会有自己的芯片规划，”Altimime说。
走向堆叠
RRAM的高读写周期数，是该技能逾越闪存的要害优势──闪存的耐受周期正跟着芯片微缩而削减。在22nm节点，闪存的耐受周期大约低于10^4。
这也是存储器厂商竞相寻求下一代最新存储器技能的首要原因，惠普最近和Hynix宣告2013年末前将推出商用化的忆阻器存储产品(参看电子工程专辑报导：“闪存终结者”忆阻器或于2013年商用化)。
但是，Altimime表明，他对此感到适当惊奇。“你将浮闸推展到极限就意味着3D了。针对16nm浮闸，3D BiCS是可用的，”他指的是东芝所提出的3D NAND闪存选项。
大多数存储器制作商都提出了3D闪存架构，如东芝和SanDisk的P-BiCS(pipe-shaped bit cost scalable);三星的TCAT(terabit cell array transistor);VSAT(vertical stacked array transistor)和VG(vertical gate)等。
经过整合单芯片的8、16或32层等非挥发性存储器元件，平面规划规矩能够放宽或至少维持在现在的25nm左右，但尺度依然逾越2D存储器。事实上，Altimime表明，为到达可接受的良率，平面规划规矩有必要再放宽。层数愈多，代表规划愈杂乱，且良率更低。因而，其开发要点会会集在将各种技能折衷并最佳化，包含要害尺度、独立芯片整合以及多芯片整合，Altimime说。
“从研发到实践商品化还需要3~4年的时刻。咱们制订了工程时刻表，咱们以为堆叠式闪存将会优先，然后或许会是RRAM。”
