导言
一个多通道数字音频体系有必要考虑两个问题：收集到声响的质量问题和终究数字化后的音频存储的问题。由奈奎斯特定理知，假如要确保把收集到的音频信号完全无失真的康复出来，采样率就有必要至少是需收集音频信号频宽的2倍。因为现在大多数音频CODEC选用了Delta-Sigma Modulator，在确保采样率适宜的情况下，声响质量一般是能够满意要求的。在船只飞行记录仪中，音频的频宽是150hz-6000hz，因而咱们能够选用16khz的采样率和16位的量化位数。
依照这样的采样率，单路的音频码率为256kbps，24小时音频的数据量就高达2.76GB。为了削减终究存储器的存储空间，需要对原始的音频数据进行紧缩处理。一般来说有损紧缩比无损紧缩的紧缩比要高的多，可是一起会形成音质的下降。体系设计时应该进行恰当的平衡。
本文规划的根据FPGA和DSP的多通道音频收集卡，选用Altera公司的Cyclone系列FPGA简化逻辑操控和进步硬件速度；选用TI公司的TMS320VC5416完结音频紧缩算法，在满意了音频功用目标的一起削减了终究的音频数据量，满意了体系的规划要求。
1 体系硬件结构
1.1首要芯片选型
（1） 音频CODEC芯片PCM3008
在音频CODEC芯片的选型上选用了Texas Instruments公司的PCM3008。这款音频CODEC芯片选用了16bit的△-∑ADC和DAC。其间立体声ADC具有单端电压输入，内置抗混叠滤波器。优异的功用还体现在其ADC的总谐波失真加噪声低至-84dB，信噪比高达88dB，动态规模至88dB，其内置的1/64DecimaTIon数字滤波器使得信号在通带内动摇仅有±0.05dB，阻带衰减可至-65dB。低压作业，低功耗。其采样率为8khz-48khz可选。数据传输为同步串口方法，操作便利。
（2）FPGA芯片EP1C6Q240
FPGA选用Altera公司的Cyclone系列的 EP1C6Q240完结各器材的接口操控。Cyclone系列的FPGA是Altera公司针对低本钱高功用的运用而推出的，具有很高的性价比。EP1C6Q240的最大可用IO数量185；片内92Kbit的RAM能够配为单双口RAM，ROM，FIFO等各式存储模块；两个高精度锁相环，便利地为片内的各个模块供给所需时钟；5980个LE（逻辑单元），为接口电路的完结供给丰厚的逻辑资源。Altera公司的QuartusⅡ集成开发环境简练易用，内含很多IP核，其内嵌的Signal TapⅡ逻辑分析仪更是为用户的调试供给了很大便利。
（3）DSP芯片TMS320VC5416
DSP芯片选用TI公司的TMS320VC5416。TMS320VC5416是TI公司5000系列中高功用低功耗的定点DSP，它建立在C54x DSP核基础上。TMS320VC5416是一款16位定点高功用数字信号处理器， 其首要特性有： 速率最高达160MIPS; 3 条16位数据存储器总线和1条程序存储器总线; 1 个40位桶形移位器和2 个40位累加器; 1 个17×17乘法器和1 个40位专用加法器; 最大8M ×16位的扩展寻址空间， 内置128 k ×16位的RAM 和16 k ×16位的ROM; 3 个多通道缓冲串口（McBSP）；其丰厚的外设和强壮的运算才能，使得TMS320VC5416能够进行实时的多路音频处理。在紧缩的完结上，运用通用DSP芯片TMS320VC5416与运用专用的硬件紧缩芯片比较，不只能够节省本钱，还能够便利地完结体系的晋级和灵敏的装备。
1.2 体系规划思路
硬件结构规划如图1所示。多路音频信号首要经过调度部分，进入音频CODEC PCM3008，经过BCK，LRCK，DOUT三根信号线将音频数据送入DSP的 RAM内，DSP会依照必定的次序将一帧音频数据整理好放在一个数据缓存里，并对其间的每路音频数据顺次调用音频紧缩算法，鄙人一帧音频数据抵达该缓存区前将数据经过FPGA中的SRAM操控器发送到SRAM中，并奉告PC104主机收集进程结束。PC104主机经过FPGA内的PC104接口模块，将缓存SRAM中的数据读取出来。
2 FPGA的功用模块规划
FPGA的规划选用模块化的规划思维。首要模块按功用区分如图2所示。SRAM操控器选用了乒乓机制，一片处于读数据的状况，另一片处于写数据的状况，每15秒钟在PC104主机的操控下切换一次。这种操作方法时序规划简练牢靠，易于做到音频数据接连操作。收到PC104主机宣布的切换指令后，待两片SRAM都处于闲暇的时分，完结两片SRAM的读写切换。切换的一起，SRAM的读写的地址都会复位，而且会保存方才15秒内的数据量信息，确保每个15秒读和写都是从零地址开端的，一起也便利读取数据。切换成功后，给出数据安排妥当的信号，指示主机能够读取数据。PC104接口模块担任收集卡与上位机的通讯和数据传输。
完结两片SRAM的读写切换。切换的一起，SRAM的读写的地址都会复位，而且会保存方才15内的数据量信息，确保每个15秒读和写都是从零地址开端的，一起也便利读取数据。切换成功后，给出数据安排妥当的信号，指示主机能够读取数据。PC104接口模块担任收集卡与上位机的通讯和数据传输。
3 DSP硬件和软件规划
3.1 DSP的硬件规划
DSP选用McBSP与音频CODEC通讯，体系框图（双路音频接纳框图）如图3所示，McBSP依托三个信号完结接纳数据：数据线DR、帧同步线FSR和移位时钟线CLKR。DR引脚完结从音频CODEC中接纳音频数据，由CLKR、FSR完结时钟和帧同步的操控。接纳数据时，来自DR引脚的数据在FSR和CLKR效果下，从数据寄存器DRR中读出数据。CLKR、FSR既能够由内部采样率发生器发生，也能够由外部设备驱动。该音频体系中，CLKR、FSR信号均来自于FPGA。
为了减轻CPU担负，音频数据的传递选用了DMA机制。 TMS320VC5416有6个可独立编程的DMA通道，每个DMA通道受各自的5个16位寄存器操控：源地址寄存器DMSRC、意图地址寄存器DMDST、单元计数寄存器DMCTR、同步事情和帧计数寄存器DMSFC、发送形式操控寄存器DMMCR。
经过设置DMA1通道与McBSP1通道结合来读取PCM3008转化完的数据为例：挑选McBSP1通道的接纳寄存器DRR11（41h）为DMA传送数据的首地址，并挑选源地址作业在拜访后不调整方法，挑选DMA通道同步事情McBSP1接纳事情为DMA同步事情，来完结DMA和McBSP的结合。PCM3008转化完的数据按McBSP1的设置被送到TMS320VC5416内部接纳寄存器DRR11中，再由DMA将DRR11中的数读到指定数据存储区来完结数据收集。DMA在传送外部来的数据时不会影响CPU的正常运转，当DMA收集完一组规则个数的数据后发生一个DMA中止事情中止CPU，来告诉CPU对其进行相应的处理，此刻DMA能够依照设定持续收集下一组数据，完结了数据收集与CPU处理的并行操作。
3.2 软件规划流程
程序流程如图4所示，体系上电后首要初始化CPU，McBSP，DMA寄存器，然后翻开中止，当一切DMA的传输完结后，给出一个状况标志，告诉CPU音频数据准备好，CPU将原始的音频数据会集在一个缓存中并开端调用音频处理算法顺次处理每路音频数据，并将处理后的音频数据经过总线发送出去。然后持续等候处理下一帧音频数据，循环往复。
3.3 音频紧缩算法
因为该体系音频所要求的信号频率的规模是150hz-6000hz，因而有必要选用一种宽频音频算法，咱们规划了一种宽带语音编码。码率24kbps～64Kbps可变。其首要参数如表1：
5 定论
本文规划的多通道音频收集卡能够完结8路麦克风信号，2路VHF（甚高频）信号的收集与处理。24小时生成的数据量缺乏1.6GB，而且声响质量满意IEC 61996-2中关于音频要求的目标，该多通道音频收集卡现已成功地运用到船载飞行数据记录仪中，而且经过了我国船级社（CCS）的查验，安装该多通道音频收集卡的VDR体系现已投入有用。
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