引 言
在较长的一段时刻内，脉冲重复频率盯梢器技能都是依据ISA总线且建立在分立式IC器材架构之上，存在着元器材数量偏多、PCB（印制电路板）尺度偏大、总线分时复用速度慢、电路安稳性不行抱负、扩展性与移植性差等缺点。当时，FPGA（现场可编程门阵列）器材技能现已开展得十分老练，怎么将其很好地使用在重复频率盯梢器技能之中，将数字式重复频率盯梢器技能模块化，削减盯梢器的元器材运用数量，缩小外形尺度，进步盯梢器的安稳性与扩展性，加强盯梢器的可移植性，成为咱们研讨的一个方针。
比较以往的分立式重复频率盯梢器，模块化的数字式重复频率盯梢器的首要长处为：高集成度、高牢靠性，体积小、速度快，装备灵敏、生命周期长，杰出的可扩展性和可移植性，危险小、性价比高、研发周期短。
1 、组成与作业原理
1.1 组成
模块化的数字式重复频率盯梢器组成框图如图1所示。
该盯梢器由CPCI接口电路和盯梢逻辑电路两大部分组成。其间，CPCI接口电路包含CPCI驱动单元和CPCI逻辑单元两个功用模块，盯梢逻辑电路包含预置操控单元、预置存放单元、时序单元、运算单元、地址操控单元和波门构成单元共6个功用模块。
1.2 作业原理
模块化的数字式重复频率盯梢器的首要功用是从一脉冲流中别离出某一固定重复频率的脉冲序列（及施行对某一固定重复频率的盯梢），首要包含3个预置参数：P、DP和T，其间，P为信号重复周期（在盯梢器的实践使用中，尽管以重复周期为参数，但业界仍习气称为重复频率盯梢器），DP为容差（盯梢输出信号宽度操控参数），T为提早量（盯梢输出信号与输入信号相关后的脉冲沿操控参数）。重复频率盯梢器便是依据这3个预置参数对输入脉冲信号进行实时盯梢，构成所需的输出波门信号，且P、DP和T值均由计算机经过CPCI总线预置，这3个预置参数的界说见图2。
在盯梢器中，有一个要害电路是数字延时器，其基本原理是对输入脉冲流的抵达时刻进行处理。关于一个重复频率相对安稳的脉冲信号，在推迟一个信号重复周期后，与信号自身自相关。依据这一原理，假如推迟时刻等于脉冲信号的重复周期（即P=1／F，F为原始脉冲信号重复频率），那么让原始信号经过延时器后再与原始信号相“与”，将会得到一个信号重复频率与原始信号相同的有用输出信号。在实践使用中，为了从交织脉冲流中牢靠别离出被盯梢信号，有用去除其他搅扰信号，一般选用具有两级数字延时器的推迟电路，其原理及时序见图3。其间，P=1／F（F是被盯梢信号重复频率），假如满意p1=p2=P（p1、p2别离对应两级延时器的推迟时刻），该电路就可以从交迭脉冲流中别离出一固定重复频率的脉冲序列。
上述数字延时器的中心器材为存储器，其作业特性为输入信号从存储器输入端Data写入，经过设定巨细的读写周期后，从输出端Q读出，假如读地址与写地址的差值为P，那么从输入端到输出端原始信号被延时了P个读写周期。在实践使用中，考虑到信号的颤动和对输出脉冲宽度及时刻沿的不同需求，将容差参数DP和提早量参数T引进延时周期，将延时周期规划为P-DP-T，并对输出脉冲后沿作延时一个DP的处理，这样，得到的终究输出波门信号宽度与参数DP相关，时刻沿与参数T相关，到达了输出波门信号参数可控的意图。
整个盯梢器电路的原理框图见图4。
盯梢器的3个预置参数经过数据总线预置后进入预置存放单元锁存，地址线和操控线进入预置操控单元经过组合逻辑生成预置存放单元的锁存脉冲CP；外部时钟进入时序单元后经过组合逻辑生成读／写地址操控信号、读／写使能信号、渎／写时钟、计数器输出，其间，读写时钟和计数器输出与外部时钟周期相关，整个盯梢器的盯梢精度也就与外部时钟相关，例如，当外部时钟为1 MHz时，计数器输出以1μs为一个计数节拍。在实践使用中，需求归纳考虑盯梢器的盯梢宽度、盯梢深度、存储器容量、精度方针要求等条件来决议需求选用的外部时钟的巨细；计数器输出与预置存放单元的输出同步进入运算单元，经过组合逻辑生成运算后的读写地址输入地址操控单元；地址操控单元操控读和写两路地址，它们别离为C+（P-DP-T）和C，这样，读地址和写地址之间相差P-DP-T个时钟节拍，可以看到在这里脉冲前沿被前移了DP+T的长度；输入信号进入波门构成单元后，经过组合逻辑生成一个与输入脉冲信号前沿同步、脉宽固定为一个时钟节拍Wt的同步脉冲作为动态存储器的data输入，存储器在读／写使能信号和读／写时钟操控下得到Q输出，在原理图中还可看到容差也输人了波门构成单元，经过组合逻辑将Q输出的后沿后移2倍的DP长度，这样，终究得到的输出波门“沿”特性较输入脉冲前沿提早DP+T，宽度特性为2（DP+1）Wt，可以看到，经过操控Wt、DP和T的取值，可得到方针答应规模内的脉冲前沿可控的必定宽度的抱负输出盯梢波门。
2、 规划使用
2.1 软件操作渠道的要求
模块化的数字式重复频率盯梢器对软件操作渠道的要求首要包含：Windows 2000操作体系；Quartus2.0或以上版别；Microsoft Visual C++6.0使用软件和自行编制的盯梢器参数预置程序。
2.2 关于盯梢器电路芯片的挑选
本规划中介绍的盯梢器首要技能参数为：盯梢信号个数为一路，脉冲信号重复周期规模为20μs～5 000μs，容差参数宽度10 bit，提早量参数宽度6 bit，盯梢精度为1μs，由此不难得出此盯梢器的宽度要求为13 bit。
由于本盯梢器规划中的要害器材为存储器，所以，在FPGA器材的挑选上，应该要点考虑它的内部存储器资源。由前述可知，每完结一路信号盯梢需求2片存储器参加作业，每片存储器的宽度为1 bit，深度为13 bit，由此可知每完结一路信号盯梢需求的存储器容量为16 kB，这样，就需求拷贝出一个8 kB容量的存储器模块。一起，咱们挑选的FPGA芯片的内部存储器资源容量有必要不小于16 kB才干够完结对一路信号的实时盯梢，并且，这是在抱负状况下的汁算所得，在实践使用中，考虑到FPGA器材的资源分配特性，不应该将资源满额作业，有必要保存有必定的资源优化空间才干确保芯片的最佳作业状况。所以，在芯片的挑选上，应该挑选一款内部存储器资源容量较大于16 kB的芯片。依据Altera公司供给的开发软件Quartus4.1，在Megawizard导游中的存储器编译管理器中，咱们自行创建了一个宽度为1 bit、深度为13 bit、带读写操控的存储器模块，并成功地代替且完结了原分立电路下的要害器材一存储器所完结的悉数功用，为数字式重复频率盯梢器的模块化完结走出了最要害的一步。别的，假如期望完结对多路信号的盯梢，就需求挑选内部存储器资源容量更大的芯片，详细的挑选依据同前面所述。
Altera公司是一家专业的FPGA出产厂家，依据Altera公司供给的技能材料，该公司出产的APEX20K系列芯片EP20K30E系列至EP20K200E系列的内部存储器资源巨细从24 576 bit至106 496 bit不等，经过归纳比较，挑选了EP20K100QC240芯片，它的内部存储器资源容量可以满意对一路信号施行盯梢时所需的存储器资源要求。关于芯片的选型请参阅Altera公司的相关材料。
现在，Altera公司出产的StratixⅡ系列芯片的最大内部存储器资源容量为7 427 520 bit（拜见Altera公司器材手册），7 427 520 bit=7 Mbit，也便是说，从内部存储器资源容量的视点动身，理论上，在分辨率为1μs、盯梢信号宽度为1 bit的情况下，一片StraTIxⅡ系列的EPlS80类型的芯片存储深度可以到达7 Mbit。
2.3 总线协议及时序
依据盯梢器参数没置需求，数据总线LD［31..0］协议如图5所示。
其间，P0～P12为脉冲重复周期码，T0～T5为提早量码，DP0～DP9为容差码，它们的计算精度均为1μs。
关于CPCI接口的首要时序联系见图6。
在Quartus4.1环境下，依据构建的FPGA逻辑电路，可以对盯梢器进行时序仿真，其仿真成果见图7。图中标示处为输入信号对应的输出波门，由于电路中引进了二级数字延时器，所以输出波门较输入信号推迟了2个信号周期。
2.4 FPGA的装备芯片
FPGA装备芯片的挑选首要依据FPGA装备文件的巨细，一起参阅FPGA出产厂家器材手册的引荐装备用法。几种常用的装备芯片容鼍巨细如下：EPC2为1.6 Mbit，EPC4为4 Mbit，EPC8为8 Mbit，EPC16为16 Mbit，本盯梢器挑选了EPC2Lc20芯片，它对应的下载电路衔接方法拜见图8。
2.5 盯梢器参数预置程序
为了合作盯梢器的查验，可以在VC6.0环境下自行编制一个小型的盯梢器参数置数程序。
部分程序段格局及内容如下：
3、 结束语
本数字式重复频率盯梢器完结了在时域相关的基础上对一批相同重复频率脉冲信号的实时盯梢，经过改动各个功用模块的接口参数和对组合逻辑部分调整，可以得到电路特性方针答应规模内的抱负的盯梢输出波门。未来的开展方向可以重视以下几点：脉宽相关、相位相关、可盯梢的信号批数（多批）、可盯梢的信号重复频率类型（重复频率P固定、颤动及参差）、对不同频率和不同方位信号的盯梢、盯梢波门精度的进步等。从而使盯梢器可以在密布信号环境中快速、精确地发生各种杂乱信号的盯梢输出信号，完结对多批不同频率、不同方位、不同类型的方针别离进行有用实时盯梢的意图。
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