1、 导言
在雷达、气候、地震预报、航空航天、通讯等范畴里，现场信号具有重要的效果，这些信号的首要特色是实时性强，数据速率高，数据量大，处理杂乱，运算量大。因而，高速数据收集的研讨一直是工程实践中一项倍受人重视的范畴。现在因为数字信号的快速开展，对信号收集的要求也不断的进步，特别是在参数方面的要求越来越高，如精度、速度、采样通道数等。鉴于此，本文会介绍一种依据FPGA来操控高速A/D转化器AD9432完成高速收集，然后满意在体系中的运用。
2、 体系结构
体系对输入的两路模仿信号采样率为60MHz，每路1K的采样周期（前100微秒进行采样，后900微秒进行数据转化，放入FLASH中），量化精度为12bit。转化后的数据经过FPGA的操控送到乒乓FLASH中。再以140Mbps的数据率平稳输出，运用FPGA对数据进行帧结构处理，最终经数据收集卡送入电脑中经过软件进行显现。数据收集体系的结构如图1所示。
3 、硬件规划
常用的高速多通道数据收集的规划计划有两种：
（1）以单片机MCU为操控中心，操控多通道数据收集与处理。因为单片机自身指令周期及处理速度的影响，一起跟着程序量的添加，假如程序的健壮性不抱负的话，或许会呈现“程序跑飞”和“复位”现象。因而关于高速多通道数据收集，一般单片机很难满意体系对数据收集实时性和同步性的要求。
（2）以FPGA作为数据收集的操控中心，完成多通道模仿信号的收集和处理。因为FPGA收集采样操控、处理、缓存、传输操控、通讯于一个芯片内，编程装备灵敏，开发周期短，体系简略，具有高集成度、体积小、低功耗、高速、I/O端口多、在线体系编程等长处，尤其在只需求简略数据处理的情况下，FPGA可以供给比专用高速DSP更好的处理计划，而且特别适用于对时序有严格要求的高速多通道数据收集体系。
针对雷达实时监测体系对实时性和同步性的要求，挑选第二种计划规划高速多通道数据收集体系。
本规划中采取了高速模数转化器AD9432＋高速FIFO+大规模可编程逻辑器材FPGA＋FLASH存储芯片的计划。依据之前相关体系的经历，此计划的可完成性高，体系可靠性大。要害器材的挑选意图如下：
1．高速AD转化器的挑选
信号收集的中心是模数转化技能。模数转化包含采样、坚持、量化和编程四个进程采样便是将一个接连改变的信号X（t）转化成时刻上离散的采样信号X（n）。
因为本体系时钟频率为60MHz，分辨率要求又较高，所以积分型、依次迫临型、闪耀型无法运用本次规划，在本次规划中选用了ADI公司出产的AD9432模数转化器。它是单片、12位精度、选用带有差错校对逻辑的多级差分流水结构的、105Msps高速模数转化器，片内集成高功能的采样坚持扩大器和参阅电压源。一起，AD9432还具有较低的功耗（850mw）和较高的信噪比（66dB）。
2．固态存储介质的挑选
可作为固态记载器材的半导体件有多种，其间首要包含SRAM，DRAM，FRAM，FLASH等几种器材；其间SRAM和DRAM为易失型（断电后数据不能坚持），FRAM和FLASH为非易失型（断电后数据能坚持）。因为DRAM和FLASH两种器材的特速工艺结构，能完成较高的位密度，因而得到广泛运用。
SRAM和DRAM均为易失型器材，需求一个后备电池供给接连的电源，一起，它们的电源功耗相当大。在EEPROM的基础上开展起来的闪耀（Flash）PROM，处理了上诉问题。FLASH为非易失型器材，当断电后，数据仍坚持在FLASH存储芯片中，因而不需求后备电源，一起它的功耗十分低。因为半导体技能的迅速开展，FLASH存储芯片的密度不断进步，容量越来越大，所以本规划选用了SAMSUNG公司出产的K9F1G08U0M型FLASH。
3、可编程逻辑器材的挑选
本体系选用了Xilinx公司出产的XC2S100E型FPGA。
XC2S50E是Spartan-IIE系列产品中的一款，它选用了1.8V的内核电压，体系功能可到达200MHz，具有50000个体系门，CLB数量为16×24，LC数量1728，BlockRAM容量32Kbit，具有182个I/O。因为这款FPGA选用了低内核电压，这将从根本上减小芯片功耗，然后处理高速作业状况下发热量大的问题。一起其丰厚的门阵列材料，也为杂乱操控逻辑的完成供给了或许。
3.1 ADC转化以及操控
依据上述采样要求，ADC转化芯片选用ADC公司的AD9432，在运用AD9432时，本规划采取了以下办法：
1.高速收集作业中，为满意抗搅扰性强，传输数率快，电平安稳，选用外接ECL差分芯片来供给差分时钟；
2.为满意对直流精度和温度漂移的要求，选用外接基准电压源的方法；
3.为满意对信号输入抗电磁搅扰及信号扩大采样输入端前加变压器；
4.从图2中可以看出，因为AD9432选用多级差分流水结构，其在每个时钟周期的上升沿捕获一个采样值，10个周期今后才干够输出转化成果，可以看出输出管道推迟10个采样周期，因而采样时钟脉冲的个数有必要比采样点数至少多10个才干确保采样的正确。
因为通道数有2路，因而直接取其数字量的高12bit先别离送入高速FIFO中，再送入FPGA中，运用FPGA内部的资源生成锁存器进行两路数据的兼并，这样进步了集成度，可以削减外围的器材数量。设定两路锁存器的时钟相差1800，这样可以实时地把输入的数据转化为依次输入的数据。
3.2 ADC操控时序阐明
收集信号发动，开端收集数据，在60MHz频率下作业，如图3。
因为两路是对称的，所以两路操控AD是一起进行，时序共同。因为ADC的输出延时，发动ADC收集后，推迟10个fosc，送出FIFO的写时钟WCLK和写使能信号/WEN，把AD收集的数据送到FIFO中。在每个fosc的上升沿查看FIFO的/EF引脚，若/EF=‘1’，阐明FIFO不空，就发动对FIFO的读操作，不然，对FIFO的读操作无效。由FPGA送出FIFO的读时钟信号RCLK和读使能信号/REN，把FIFO中的12位数据读出，进入FPGA片内进行乒乓FLASH数据处理。
3.3 乒乓FLASH的结构及读写操控
因为需求一起输入和不间断输出数据，且数据量较大，因而选用乒乓FLASH来确保采样和传输一起进行。乒乓传输部分包含两个开关操控（FPGA中完成）以及两块高速FLASH，如图4。
部数据传输模块
将在FPGA中现已兼并的数据再分为两路，流向由锁存器操控，当门控信号操控FLASH1时，FLASH1则进行数据写入，锁存器1翻开，锁存器2成高阻状况；与此一起，FLASH2进行数据读出，锁存器3成高阻状况，锁存器4翻开。当满意切换的条件后，切换到FLASH2写入而FLASH1读出的形式，如此循环。
为了使各个通道的数据摆放在同一个数据区、读出时愈加简单操作，咱们将同一个通道的数据放在一片FLASH，即在1/60MHz的时刻内，写入FLASH的地址不变，其间两片FLSAH的片选信号CS替换有用，而读出FLASH中只要一片FLASH的CS有用。这样，更具FLASH的容量巨细及读取速度，在一个0.4s的时刻段中，正好读出一片FLASH的数据便是一个通道数据，而下一个0.4s的时刻段中，正好读出的一片FLASH的数据便是一个通道的数据，而下一个中读出的便是另一个通道的数据。
4 、抗搅扰硬件规划
因为本体系的数据传输率比原有的设备进步了几倍，到达120Mbps，此刻电路板将面对噪声和搅扰问题。本体系选用了一下抗搅扰办法。
1．高速数据收集体系把体系的电源分红模仿和数字两部分，把体系的地分红模仿地和数字地，正确运用两者之间的单点接地或多点接地，尽量用端的平面作为地平面。
2．在电源接入PCB板和板上每对电源和地之间加上滤波和去耦电路，可以更好地消除有电源引起的噪声。体系将数字电源和模仿电源分隔供电，避免快速改换的数字信号搅扰模仿信号。
3．去耦电容有两个效果：一方面是本集成电路的蓄能电容，供给和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器材的高频噪声；
4．时钟产生器尽量接近到用该时钟的器材，时钟线要尽量短；
5．布线的方法尽量选用菊链法的方法，这种结构便于阻抗匹配；
6．印制板尽量运用45度折线而不必90度折线布线，以减小高频信号对外的发射与耦合；
7．任何信号都不要构成环路，如不可避免，有必要让环路区尽量小；
8．用大容量的钽电容而不是电解电容作电路充放电能储电容，而运用电解电容须在每个电容边上加一个小的高频旁路电容。
5、 试验验证
经过上述计划，进行了硬件完成，图5显现了该规划的高速收集体系对50Hz的正弦波形收集，并对收集后的波形完成了波形再现，该图所显现的波形契合收集前设定的波形，充沛阐明了该体系的可行性。
6、 结束语
高速数据收集体系的要害技能体现在合理的规划结构和对搅扰的有用按捺，本文对这两方面进行了充沛的考虑，接下来运用FPGA安排方法灵敏的特色，依据实际情况规划合理的结构满意同步实时高速数据收集体系的要求，因而，本文所介绍的是一种不失一般性的数据收集处理计划。
本文作者立异点：1.以AD9432为中心的高速数据收集体系，最高采样率能到达60MB/S；
2.运用FPGA编程规划乒乓FLASH结构；
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