摘要 规划了一种用于时钟芯片的Pierce晶体振动器，经过对传统结构的改善，添加了振幅操控结构和输出频率校准电路，进步了输出频率、振幅的安稳性和输出频率的精度，下降了功耗。一起对电路的作业原理进行了理论剖析，电路选用CSMC 0.5μm-5 V CMOS工艺完结，经过仿真成果验证，显现该规划达到了技术指标要求。
晶体振动器具有安稳的谐振特性和较高的品质因数Q，因此其谐振特性既准确又安稳，被广泛使用于彩电、计算机、遥控器等各类振动电路中，以及通讯体系中用于频率发生器、为数据处理设备发生时钟信号和为特定体系供给基准信号。现在所用的时钟芯片大都选用32.768 kHz晶振，为体系供给安稳的32.768 kHz初始振动频率。但晶体振动归于机械谐振，其需求合理的规划谐振电路与晶体合作。Pierce晶体振动器其结构简略，便于集成，故得到了广泛使用。小型化、低功耗、高精度始终是此类芯片的开展研讨方向。但传统的Pierce电路结构存在输出振幅受电源电压改变影响、功耗偏大、且输出频率受寄生效应影响等缺陷。针对上述缺乏，本文规划了改善计划：(1)添加振幅操控电路，下降振动输出波形的起伏，进步振幅的安稳性，一起下降电路的功耗。(2)添加频率校对电路，可使芯片的输出频率得到准确校准，消除晶振固有参数改变和芯片封装管脚的寄生电容对输出频率的影响，在具有温度检测功用的体系中还可完结输出频率的温度补偿，终究完结振动电路的低功耗与高精度的频率输出。且选用该规划还可取得高性能的时钟日历芯片。
1 晶振与Pierce晶体振动器
晶片振动是根据其压电效应，其等效电路图如图1中所示。石英晶体的等效电路由静态电容CO，串联等效电感LS、串联等效电容CS、串联损耗电阻RS组成。从石英晶体的等效电路可知，其有两个谐振频率，一个串联谐振频率fS，一个并联谐振频率fP，只要在频率fS真和fP之间石英晶体成理性，为晶体的振动带。本文仿真选取32.768kHz石英晶体等效模型参数为：CO=1.3pF，LS=8kH，CS=2.95 fF，RS=30kΩ，可计算得到
该模型的振动带宽为fP-fS=37.1 Hz，精度满意仿真要求。
图1中Pierce电路是该电路的典型结构。电路以反相扩大器作为增益元件，在反相器的输入与输出之间跨接一个负反应电阻RF，该电阻一方面给反相器供给直流偏置，安稳反向扩大器的静态作业点;另一方面，起振之后构成负反应，减小反相扩大器的增益，安稳振幅。其电阻阻值有必要足够大然后添加频率的安稳性和下降振动电路的功耗。图中RF约为100 MΩ，为减小芯片的面积，规划选用MOS管完结。C1与C2构制品振的负载电容，Q为石英晶体。
2 改善后的Pierce振动器
传统的Pierce振动器结构简略，输出波形振幅大，导致振动电路功耗较大，输出频率也受石英晶体的出厂频率以及芯片PAD电容和PCB上布线寄生电容等的影响，芯片作业时实践输出频率与抱负频率(32.768 kHz)之间存在必定的频率误差，因此在对功耗和频率精度要求严厉的时钟芯片规划使用中受到限制。针对以上缺乏，本文对传统的Pierce结构进行了改善：(1)添加振幅操控电路;(2)添加频率校准电路。改善后的电路结构由频率校准模块、反相扩大模块、振幅操控模块、发动电路模块4部分组成，其规划电路如图2所示。
2.1 频率校准的原理与电路规划
晶体振动电路的实践输出频率与晶体的固有串联谐振频率之间存在必定的频率牵引量，为
，其间，ω是实践输出频率;ωs是晶振的固有串联谐振频率。
频率牵引量与负载电容联系如式(3)所示
式(3)中，C0是晶振的静态电容;Cs是晶振的固有串联谐振电容;C1、C2是晶振两头的电容，其串联值称为晶振的负载电容。当出厂频率与抱负频率之间存在必定违背时，可经过校对晶振的负载电容，得到准确的输出频率。
频率校准完结电路如图2中频率校准部分。T7～T0为内部8位校对寄存器的存储值，经过I2C接口写入。当输入信号T6～T0是高电平时，操控相应的NMOS管导通，使晶振负载电容增大。而当T7是高电平时，NMOS15、NMOS19截止，使负载电容减小，所以B7为负载电容调整的符号位。当芯片通电时，上电复位信号使校对寄存器复位，T7～T0输出均为0，因此晶振两头的电容初始值为CX+27C，其改变规模别离为[CX，CX+(28-1)C]。
2.2 振幅操控原理与电路规划
若振动器的输出振幅较大，不只明显增大了振动电路的功耗，还会下降晶振的寿数。振幅操控电路的规划原理是：电路检测振动输出的振幅，反应确认反向扩大器的偏置电流，振动输出振幅大于设定值时，振幅操控电路下降反向扩大器的偏置电流，反之，增大反向扩大器的偏置电流。电路在上电时，振动输出振幅为0，使反向扩大器具有大的偏置电流，有利于起振。其电路如图2中振幅操控模块所示。M1、M2、M4、M5和R1构成与电源电压无关的偏置电流源，M1和M2的宽长比比值为1：2，M4，M5的宽长比的比值为1：8。为下降功耗，规划使偏置电流源中的MOS管作业在亚阈值区，设流过M1管的电流为2I，可得到
其间，ID4、ID5别离为流过M4，M5的电流，N为亚阈值斜率参数。将VGS4-VGS5=4I×R1，代入等式(4)中可得
，该偏置电流与电源无关，经过选取恰当的R1值，便可设置所需的偏置电流。规划取电流I≈8 nA，确保电路具有较低的功耗。
图2中电阻R2跨接在M4栅漏两头，MOS管的栅端无电流，因此M4栅漏间的直流电压持平。若漏电流坚持不变，M4栅极上的均匀电压应坚持不变。当振动器开端作业后，振动输出的信号经电容C0隔直通交后，传递M4的栅极。当振幅增大时，若要坚持安稳的偏置电流不变，M4栅极直流电压必定下降，因此M5的栅极电压也必定跟着振幅增大而下降，然后使偏置电流I减小。反向扩大器的偏置电流由电流源M3确认，巨细为16I，因此当振动器的输出振幅振动增大时，体系下降反向扩大器的偏置电流，以抵达安稳振幅、减小功耗的意图。
2.3 反向扩大电路模块与发动电路模块的规划
改善后的电路结构还包括反向扩大电路模块和发动电路模块。反相扩大电路选用恒流偏置共源扩大器，由M3供给恒流偏置，M6为共源扩大管，R3为负反应电阻。恒流偏置电流的巨细为16I，受振幅操控电路调制。
发动电路模块，确保电路上电后能正常发动。在直流偏置未树立时，M9输出电流为0，M10导通使反相器I1输出低电平，PMOS管M11导通，给电容C3充电，使B点电压升高，然后M2，M5导通，确保偏置电流可正常树立。当直流偏置树立后，M9经过镜像发生10I的电流，M10管的栅长值L过大，使反向器I1输出变为高电平，关断M11，电路完结发动。
3 电路仿真成果及评论
3.1 晶体振动电路环路增益与相位仿真
仿真选用0.5μm-5 V CMOS工艺模型，仿真温度设定25℃，仿真东西是Spectre。图3是规划的晶体振动电路环路增益与相位仿真成果，电源电压别离设定为3 V和1.1 V，晶体负载电容为6 pF的条件下，从仿真图中可看出，在频率为32.768 1 kHz处，环路增益为5.285 5，相位为0，在该频率处满意振动的条件。当电压下降到1.1 V时，同样在频率为32.7681kHz处，环路增益为3.833 0，相位为0，也满意振动条件。这表明其可在1.1V电压下正常振动，电路具有较宽的作业电压规模。
3.2 晶体振动电路瞬态仿真
图4和图5均为电源电压为3 V时，振动电路的瞬态仿真成果，其别离反映了振动电路的输出波形以及电路耗费的电流。从图中可看出，振幅操控的进程：在起振初期振幅较小时，电路耗费较大的电流，跟着振幅的增大，振幅操控电路调控偏置电流，使电路耗费的电流下降。当电路安稳后，电流终究耗费值约为130 nA，振动电路输出波形峰峰值为367.2 mV。电路耗费极低的功耗，且起振时刻1 s。
3.3 频率校准仿真
图6为频率校准规模的仿真图，规划取Cx=4.4 pF，C=62fF。调整校对寄存器的存储值，使晶体振动器的负载%&&&&&%别离为最大值、初始值和最小值。仿真得到满意起振条件的初始频率为32.768 1 kHz，频率校准规模为(32.765 8 kHz，32.777 9 kHz)，校准的均匀精度为1.44ppm。经过校准电路可取得高精度的输出频率。
4 结束语
高精度使得时钟芯片的市场前景宽广。本文对传统Pierce振动器结构进行了改善，反向扩大器选用恒流源供电，添加振幅操控及频率校准电路。仿真成果表明，新结构的电路具有低功耗、高输出频率精度和宽作业电压规模等长处。
