摘要：介绍了一种依据Xilinx V5芯片的硬件板卡上，运用Verilog硬件编程言语，来完结DDR2对数据文件解析的意图：剖析了CPCI总线与FPGA之间的通讯特色;然后依据收到的数据文件要求，介绍了DDR2的运用办法;最终介绍了对信号波形进行验证的办法。可运用示波器对解析过程中的信号波形进行监测，以验证解析成果。经过实践证明，解分出的数据信号波形信号严厉依照文件中的参数要求生成，该信号波形相位安稳，延时精确。能广泛运用于雷达模仿器以及雷达信号处理范畴。
敏捷而精确地监测雷达信号的办法对雷达的体系模仿以及信号处理来说具有非常重要的含义。跟着雷达的广泛运用，其功用也在快速进步，对发送信号操控的要求也越来越严厉。雷达是运用无线电技能进行侦查和测距的设备。它能够发现方针，并可决议其存在的间隔及方向。雷达将无线电波送出，然后经远间隔方针物的反射，而将此能量送回雷达的记发机。记发机与方针物间的间隔，可由无线电波传雷达的方针物，再由方针物回到雷达所需的时刻计算出。精确地计算出雷达-方针物-雷达之间的无线电波传输时刻就成为最为要害的过程。本文就旨在经过脉冲波形来操控发射信号，每来一个脉冲发送一次雷达信号，一起在雷达信号的发射过程中，对信号接连发射的时刻进行精准的操控;发射时刻也不是固定不变，可依据具体情况进行更改，此刻对数据文件在FPGA中经过DDR做必要的处理已成为一种通行的办法。
1 体系模型
文中所规划的体系是在已有电路板卡(包括PCI桥芯片，FPCA芯片，DDR芯片组等)的根底上，依据指定的数据文件发送出脉冲波形，其结构结构如图1所示。
本体系FPGA芯片选用的是Xilinx V5系列下的一款芯片。该芯片除了具有最先进的高功用逻辑架构外、还包括多种硬?IP?体系级模块，包括强壮的36 Kb Block RAM/FIFO、第二代25x18DSP Slice、带有内置数控阻抗的SclectIO技能、ChipSync源同步接门模块、体系监视器功用、带有集成DCM(数字时钟办理器)和锁相环(PLL时钟发生器的增强型时钟办理模块、SPI和并行FLASH接口以及高档装备选项。契合PCI Expr ess根底规范(PCI Express Base Specification)1.1，每模块支撑1倍、2倍、4倍或8倍通道宽度。
体系PCI办理芯片具有32位、66 MHz的PCI总线和部分总线，突发传输速率能到达264 MB/s，本地总线支撑复用/非复用的32位地址/数据。有6种可编程FIFO，以完结零等候突发传输和异步操作。支撑主方式、从方式、DMA传输方法。含有1个PCI裁定器，2个独立的DMA通道，对3.3 V和5 V的I/O信号电平容错。PCI桥芯片首要完结体系与PCI总线的衔接，主机能够经过PCI总线完结对板上一切资源的拜访。本体系的PCI桥芯片作为PCI总线主设备，以DMA方法与主机内存交流数据。
DDR2选用了在时钟的上升/下降延一起进行数据传输的根本方法，DDR2内存具有两倍于DDR内存预读取才能(即：4bit数据读预取)。DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，而且能够以内部操控总线4倍的速度运转。本体系选用了两组DDR2芯片，最大可包容256 M的数据容量。
SMA接口有两种方式，规范的SMA是一端“外螺纹+孔”，另一端“内螺纹+针”;反极性RP-SMA是一端“外螺纹+针”，另一端为“内螺纹+孔”。奉体系选用的规范方式，SMA接口具有双向双向传输数据的功用，即既能够承受数据也能够发送数据。
在该体系中，需求运用Matlab生成所需求的数据文件(.bin)，其数据文件内容格局具体要求为：包括4个通道，每个通道的数据位宽为32位，含有脉冲周期、脉冲宽度、脉冲个数等信息，而且文件中的数据可改动，如表1所示。将数据文件经由上位机经过PCI桥芯片发送至FPGA，FPGA接纳该数据并将其缓存在FIFO中，然后转存至DDR2中并进行地址解析，将DDR2接纳到的数据做处理使其发生脉冲波形，此刻假如收到一个发送脉冲波形的指令时，DDR2就将发生的脉冲波形发送出去，并经过SMA接口与用户端相衔接，一起要求各个通道的脉冲波形彼此独立，互不影响。
2 体系程序操控规划
本体系选用板卡上自带的50 MHz晶振时钟，经过PLL将其倍频至100 MHz而作为生成脉冲波形的作业时钟。为在Chipscope上抓图观测便利，可将据文件(.bin)的前3个通道的参数改小，图2为数据文件的部分截图，其间0-3竖列共32bit为榜首通道的参数，4-7竖列为第二通道的参数，8-b竖列为第三个通道的参数，c-f竖列为第四个通道的参数。地址0h为榜首、二、三、四通道的脉冲周期，地址1h为榜首、二、三、四通道的脉冲宽度，地址2h为榜首、二、二、四通道的脉冲个数，地址3h再为榜首、二、三、四通道的脉冲周期…如此循环依次为脉冲周期、脉冲宽度和脉冲个数。
将图2所示的数据文件经过PCI桥芯片下发至FPGA，提供给底层模块运用。一起界说FPGA的复位寄存器和DDR2的作业寄存器，完结软件复位，完结DDR2的读写操控设置。两组DDR2操控子模块是调用的Xilinx的MIG IP核。装备如图3，因为含有两组DDR2，所以其间的Number of Controllers应挑选2。
在完结DDR2的管脚界说后，需求参阅DDR2的作业操控参阅资料以完结DDR2的用户界说，完结相关部分的程序代码规划，其间app_af_cmd =3’h0时，DDR完结写的指令，app_af_cmd=3’h1时，DDR2完结读的指令。DDR2用到的时钟是固定的200 M时钟，此刻相同需求用到晶振50 MHz时钟经过PLL倍频至200 MHz，以完结传输数据的有序操控，而不会发生时序上的紊乱。
