前些年，LVDS(低压差分开关)开端逐步替代CMOS。 而现在，JESD204B也显现出相似的发展趋势。
CMOS I/O接口包括独自的单端逻辑信号。 LVDS将这些单端逻辑信号转变为180°反相(从而是差分)信号线路对。 差分信号可发生更高的抗干扰才能，因而一般可以以更低功率水平作业，以完成等效信噪比。 JESD204接口标准针对经过串行链路发送和接纳数据，一般是从ADC至FPGA或ASCI。 其它修订版别则论述时钟和多个数据信号途径(“通道”)相关内容，以及通道同步问题。 显着，体系规划人员好像不愿意对转换器与FPGA或ASIC之间的接口做出这么大的改动。 究竟，这需求修正规划，不是吗? 人们天经地义地以为做出改动应该很简单。 纵观全局，改动需求进行工程规划，需求支付时刻和金钱。 可是，跟着技能的不断进步以及体系带宽要求越来越高，相同有必要进一步进步转换器的采样速率。 这就使得LVDS将不再适用。 尽管LVDS的电流和功耗仍然相对较为平整，但接口的最高速度受到了约束。 这是由于驱动器架构以及许多数据线路都有必要与某个数据时钟同步所导致的。
表1显现，当12位转换器以200 MSPS采样速率运转时，JESD204B运用的CML(电流形式逻辑)输出驱动器的功耗功率更具优势。 由于数据的串行化，与LVDS和CMOS驱动器比较，给定分辨率下CML所需的输出对数较少。 表中数据假定CMOS和LVDS输出的每个通道均选用同步时钟，运用CML输出时JESD204B的最大数据速率为4.0 GB(比JESD204B限值12.5 GB的一半还低)。 运用JESD204B时，引脚数量显着削减。
表1
引脚数量比较 – 200MSPS转换器
借此，对以2.0GSPS采样速率运转的12位转换器进行进一步的评论。 经过表2，咱们可以愈加清楚地看到运用JESD204B的优点。 由于运用CMOS输出与千兆采样转换器接口彻底不可行，所以本例中咱们将不考虑CMOS。 在这种情况下，咱们将转换器通道数量约束为四通道。 为保证数据速率处于当今商场上大多数FPGA的限值范围内，每位需求两对LVDS输出。 如表中所示，由于选用JESD204B削减了输出引脚的数量，所以显着降低了输出路由的复杂性。
表2
引脚数量比较 – 2.0GSPS转换器
综上所述，LVDS并不会被彻底筛选。 由于MSPS系列转换器仍具有较大的商场。可是，LVDS需注意的是，JESD204B的年代行将到来!
