信号完好性（Signal Integrity， SI）是指信号在信号线上的质量，即信号在电路中以正确的时序和电压作出呼应的才干。假如电路中信号能够以要求的时序、继续时刻和电压起伏抵达接纳器，则可确认该电路具有较好的信号完好性。反之，当信号不能正常呼应时，就呈现了信号完好性问题。
跟着高速器材的运用和高速数字体系规划越来越多，体系数据率、时钟速率和电路密布度都在不断地添加。在这种规划中，体系快斜率瞬变和作业频率很高，电缆、互连、印制板（PCB）和硅片将表现出与低速规划天壤之别的行为，即呈现信号完好性问题。信号完好性问题能导致或许直接带来比方信号失真，守时过错，不正确的数据，地址、操控线和体系差错等，乃至使体系溃散，这已成为高速产品规划中非常值得留意的问题。本文首要介绍了PCB信号完好性的问题，其次论述了PCB信号完好性的进程，终究介绍了怎么保证PCB规划信号完好性的办法。
PCB信号完好性的问题包含
PCB的信号完好性问题首要包含信号反射、串扰、信号推迟和时序过错。
1、反射：信号在传输线上传输时，当高速PCB上传输线的特征阻抗与信号的源端阻抗 或负载阻抗不匹配时，信号会发作反射，使信号波形呈现过冲、下冲和由此导致的振铃现象。过冲（Overshoot）是指信号跳变的第一个峰值（或谷值），它是在电源电平之上或参阅地电平之下的额定电压效应；下冲（Undershoot）是指信号跳变的下一 个谷值（或峰值）。过大的过冲电压常常长时刻性地冲击会构成器材的损坏，下冲会下降噪声容限，振铃添加了信号安稳所需求的时刻，然后影响到体系时序。
2、 串扰：在PCB中，串扰是指当信号在传输线上传达时，因电磁能量经过互容和互感耦合对相邻的传输线发生的不希望的噪声搅扰，它是由不同结构引起的电磁场在同一区域里的彼此效果而发生的。互容引发耦合电流，称为容性串扰；而互感引发耦合电压，称为理性串扰。在PCB上，串扰与走线长度、信号线距离，以及参阅地平面的状况等有关。
3、信号推迟和时序过错：信号在PCB的导线上以有限的速度传输，信号从驱动端宣布抵达接纳端，其间存在一个传输推迟。过多的信号推迟或许信号推迟不匹配或许导致时序过错和逻辑器材功用紊乱。
依据信号完好性剖析的高速数字体系规划剖析不只能够有用地进步产品的功能，并且能够缩短产品开发周期，下降开发本钱。在数字体系向高速、高密度方向开展的状况下，把握这一规划利器己非常火急和必要。在信号完好性剖析的模型及核算剖析算法的不断完善和进步上，运用信号完好性进行核算机规划与剖析的数字体系规划办法将会得到很广泛、很全面的运用。
PCB信号完好性的进程
1、规划前的准备作业
在规划开端之前，有必要先行考虑并确认规划战略，这样才干辅导比方元器材的挑选、工艺挑选和电路板生产本钱操控等作业。就SI而言，要预先进行调研以构成规划或许规划原则，然后保证规划成果不呈现显着的SI问题、串扰或许时序问题。（微信：EDA规划智汇馆）
2、电路板的层叠
某些项目组对PCB层数确实认有很大的自主权，而别的一些项目组却没有这种自主权，因此，了解你所在的方位很重要。
其它的重要问题包含：预期的制作公役是多少？在电路板上预期的绝缘常数是多少？线宽和距离的答应差错是多少？接地层和信号层的厚度和距离的答应差错是多少？一切这些信息能够在预布线阶段运用。
依据上述数据，你就能够挑选层叠了。留意，简直每一个刺进其它电路板或许背板的PCB都有厚度要求，并且大都电路板制作商对其可制作的不同类型的层有固定的厚度要求，这将会极大地束缚终究层叠的数目。你或许很想与制作商严密协作来界说层叠的数目。应该选用阻抗操控东西为不同层生成方针阻抗规模，务必要考虑到制作商供给的制作答应差错和附近布线的影响。
在信号完好的抱负状况下，一切高速节点应该布线在阻抗操控内层（例如带状线）。要使SI最佳并坚持电路板去耦，就应该尽或许将接地层/电源层成对布放。假如只能有一对接地层/电源层，你就只有迁就了。假如底子就没有电源层，依据界说你或许会遇到SI问题。你还或许遇到这样的状况，即在未界说信号的回来通路之前很难仿真或许仿真电路板的功能。
3、串扰和阻抗操控
来自附近信号线的耦合将导致串扰并改动信号线的阻抗。相邻平行信号线的耦合剖析或许决议信号线之间或许各类信号线之间的“安全”或预期距离（或许平行布线长度）。比方，欲将时钟到数据信号节点的串扰约束在100mV以内，却要信号走线坚持平行，你就能够经过核算或仿真，找到在任何给定布线层上信号之间的最小答应距离。一起，假如规划中包含阻抗重要的节点（或许是时钟或许专用高速内存架构），你就有必要将布线放置在一层（或若干层）上以得到想要的阻抗。（微信：EDA规划智汇馆）
4、重要的高速节点
推迟和时滞是时钟布线有必要考虑的关键要素。由于时序要求严厉，这种节点一般有必要选用端接器材才干到达最佳SI质量。要预先确认这些节点，一起将调理元器材放置和布线所需求的时刻加以方案，以便调整信号完好性规划的指针。
5、技能挑选
不同的驱动技能适于不同的使命。信号是点对点的仍是一点对多抽头的？信号是从电路板输出仍是留在相同的电路板上？答应的时滞和噪声裕量是多少？作为信号完好性规划的通用原则，转化速度越慢，信号完好性越好。50MHZ时钟选用500PS上升时刻是没有理由的。一个2-3NS的摆率操控器材速度要满足快，才干保证SI的质量，并有助于处理象输出同步交流（SSO）和电磁兼容（EMC）等问题。（微信：EDA规划智汇馆）
在新式FPGA可编程技能或许用户界说ASIC中，能够找到驱动技能的优越性。选用这些定制（或许半定制）器材，你就有很大的地步选定驱动起伏和速度。规划初期，要满意FPGA（或ASIC）规划时刻的要求并确认恰当的输出挑选，假如或许的话，还要包含引脚挑选。
在这个规划阶段，要从IC供货商那里取得适宜的仿真模型。为了有用的掩盖SI仿真，你将需求一个SI仿真程序和相应的仿真模型（或许是IBIS模型）。
终究，在预布线和布线阶段你应该树立一系列规划攻略，它们包含：方针层阻抗、布线距离、倾向选用的器材工艺、重要节点拓扑和端接规划。
6、预布线阶段
预布线SI规划的底子进程是首要界说输入参数规模（驱动起伏、阻抗、盯梢速度）和或许的拓扑规模（最小/最大长度、短线长度等），然后运转每一个或许的仿真组合，剖析时序和SI仿真成果，终究找到能够承受的数值规模。
接着，将作业规模解释为PCB布线的布线束缚条件。能够选用不同软件东西履行这种类型的“打扫”准备作业，布线程序能够主动处理这类布线束缚条件。对大都用户而言，时序信息实践上比SI成果更为重要，互连仿真的成果能够改动布线，然后调整信号通路的时序。
在其它运用中，这个进程能够用来确认与体系时序指针不兼容的引脚或许器材的布局。此刻，有或许彻底确认需求手艺布线的节点或许不需求端接的节点。关于可编程器材和ASIC来说，此刻还能够调整输出驱动的挑选，以便改善SI规划或防止选用离散端接器材。
7、布线后SI仿真
一般来说，SI规划辅导规矩很难保证实践布线完结之后不呈现SI或时序问题。即便规划是在攻略的引导下进行，除非你能够继续主动查看规划，不然，底子无法保证规划彻底恪守原则，因此不免呈现问题。布线后SI仿真查看将答应有方案地打破（或许改动）规划规矩，可是这仅仅出于本钱考虑或许严厉的布线要求下所做的必要作业。（微信：EDA规划智汇馆）
8、后制作阶段
采纳上述办法能够保证电路板的SI规划质量，在电路板安装完结之后，依然有必要将电路板放在测验平台上，运用示波器或许TDR（时域反射计）丈量，将实在电路板和仿真预期成果进行比较。这些丈量数据能够协助你改善模型和制作参数，以便你鄙人一次预规划调研作业中做出更佳的（更少的束缚条件）决议计划。
9、模型的挑选
关于模型挑选的文章许多，进行静态时序验证的工程师们或许现已留意到，虽然从器材数据表能够取得一切的数据，要树立一个模型依然很困难。SI仿真模型正好相反，模型的树立简单，可是模型数据却很难取得。本质上，SI模型数据仅有的牢靠来历是IC供货商，他们有必要与规划工程师坚持默契的合作。IBIS模型规范供给了共同的数据载体，可是IBIS模型的树立及其质量的保证却本钱昂扬，IC供货商对此出资依然需求商场需求的推进效果，而电路板制作商或许是仅有的需方商场。
保证信号完好性的PCB规划办法
经过总结影响信号完好性的要素，在PCB规划进程较好地保证信号完好性，能够从以下几个方面来考虑。
（1）电路规划上的考虑。包含操控同步切换输出数量，操控各单元的最大边缘速率（dI/dt和dV/dt），然后得到最低且可承受的边缘速率；为高输出功用块（如时钟驱动器）挑选差分信号；在传输线上端接无源元件（如电阻、电容等），以完成传输线与负载间的阻抗匹配。
（2）最小化平行布线的走线长度。
（3）元件摆放要远离I/O互连接口和其他易受搅扰及耦合影响的区域，尽量减小元件间的摆放距离。
（4）缩短信号走线到参阅平面的距离距离。
（5）下降走线阻抗和信号驱动电平。
（6）终端匹配。可添加终端匹配电路或许匹配元件。
（7）防止彼此平行的走线布线，为走线间供给满足的走线距离，减小电感耦合。
