1 简介
当今半导体集成电路(IC)的新增长点，已从传统的机算机及通讯工业转向便携式移动设备如智能手机、平板电脑及新一代可穿戴设备。集成电路封装技能也随之呈现了新的趋势，以应对移动设备产品的特殊要求，如添加功用灵活性、进步电功能、薄化体积、下降本钱和快速问世等。
层叠封装(PoP, Package-on-Package, 见图 1)便是针对移动设备的IC封装而开展起来的可用于体系集成的十分受欢迎的三维叠加技能之一[1,2]。PoP由上下两层封装叠加而成，底层封装与上层封装之间以及底层封装与母板(Motherboard)之间经过焊球阵列完成互连。一般，体系公司别离购买底层封装元件和上层封装元件，并在体系板拼装进程中将它们焊接在一起。层叠封装的底层封装一般是基带元件，或运用处理器等，而上层封装可所以存储器等。
同传统的三维芯片叠加技能比较，PoP结构尺度虽稍大，但体系公司能够具有更多元件供货商，而且由于PoP底层和上层的元件都现已经过封装测验，良率有保证，因而PoP的体系集成既有供应链上的灵活性，也有本钱操控的优势。事实证明，PoP为体系集成供给了低本钱的解决方案。
为了进一步运用PoP技能的优势，体系公司能够同芯片供货商与封装公司协作，对PoP底层或上层元件进一步集成，以满意其产品需求。例如，基带芯片和运用处理器芯片能够集成在PoP的底层封装里。
跟着集成度及电功能要求的进一步进步，以及超薄化的需求，PoP封装技能也不断开展立异，开端进入新的一代。本文将介绍剖析这一范畴的最新开展趋势。
封装技能的进一步超薄化使得封装翘曲成为一大问题。封装中运用了各种不同的资料，如芯片、基板、塑封等，这些资料具有不同的热膨胀系数(CTE，Coefficient of Thermal Expansion)。当整个封装阅历温度变化时，例如从封装进程时的高温降到室温，由于各种资料的热膨胀系数不同，弹性不一致，然后导致封装发生翘曲，图2简易地说明晰这一原理。当封装变薄后，钢性明显下降，更简单变形，使得翘曲明显加大。
过大的翘曲会使得PoP封装在外表焊接(SMT)拼装进程中，底层封装与母板之间，或许底层和上层封装之间的焊锡球无法衔接，呈现开路，见图3。
翘曲已成为影响PoP拼装良率的关键因素。超薄化的趋势使得翘曲问题愈加杰出，成为一个阻止未来PoP薄化开展的瓶颈。因而，各种新的技能和资料不断呈现，用以下降封装的翘曲。在这篇文章中，咱们将介绍翘曲操控方面的开展趋势。文章更进一步从一组超薄PoP实验样品，以及其它一些实践产品数据中，剖析讨论超薄后或许呈现的翘曲巨细，以及超薄封装所带来的相应的规划、资料、出产进程中或许呈现的问题和应战。
2 层叠封装(PoP)的开展趋势
新一代层叠封装的开展趋势能够归纳为：
IC集成度进一步进步，芯片尺度不断加大，芯片尺度与封装尺度份额不断进步，使得封装翘曲也随之添加。
对封装的电功能要求进一步进步，倒装芯片技能(flip chip)运用遍及，已替代了传统的焊线(wire bond)技能。更先进的则选用铜柱技能(Copper Pillar)，以进一步缩小焊点距离。
同一芯片针对不同运用及客户要求选用不同封装尺度。这使得封装资料也应随之而改动，优化。另一方面，有时客户为了进步IC制作良率和产出率，或许运用的灵活性，会把一颗大集成度的体系芯片分割成几颗小芯片，但仍然要求封装在同一封装里。这些都使得封装难以选用传统的一致的资料体系，而有必要定制优化。
PoP底层和上层之间互连的距离(pitch)缩小。传统PoP选用0.5 mm或以上距离，现在多选用0.4 mm距离。不远的将来，0.3 mm距离将呈现。距离的缩小使得上基层互连的焊锡高度发生问题。传统PoP选用焊锡球作为上基层的互连，依托焊锡球在回流液态下自身的外表张力构成焊球高度。这一高度有必要大于底层封装芯片和塑封厚度，不然就会呈现焊球开路。在距离缩小、焊球直径减小的状况下，这一高度要求难以达到，有必要开发新的技能。
在超薄化趋势下，PoP封装的各层资料厚度要求越来越薄。图4显现了基板(substrate)和塑封(EMC)厚度的薄化趋势。基板厚度已从常见的0.3 mm薄化到0.2 mm左右，乃至0.13 mm。而塑封厚度则从0.28 mm降至0.2 mm和0.15 mm。至于芯片自身，厚度也已达0.1 mm以下，0.05 mm芯片也将呈现。封装薄化带来的最大问题便是封装翘曲明显添加。许多新的POP技能的开发及新资料的运用也是针对下降封装翘曲。
适应上述趋势，POP在封装技能和资料运用上也呈现新的开展。
在封装技能上，相继呈现了裸芯倒装的底层封装(PSfcCSP)和穿塑孔技能(TMV, Through-Mold-Via)，见图5。裸芯倒装的翘曲一般会较大。穿塑孔技能弥补了这一缺陷。穿塑孔技能是在传统的塑封基础上，在上基层封装互连焊接点处打孔穿透塑封，再经过焊锡球柱构成上基层衔接[3-5]。穿塑孔技能具有一些明显长处。首要，它能够经过塑封资料下降封装翘曲，能够运用更高的芯片/封装尺度比，这就使得更大芯片的封装成为或许。其次，上基层封装互连的焊锡球由于有塑封的支撑和距离能够运用更细的互连距离。
为进一步薄化TMV塑封层，现在又呈现了裸芯的TMV(Exposed-die TMV)，即把塑封层高度规划成与芯片平齐，使芯片顶部暴露。这样整个封装的高度能够进一步下降，但翘曲相对也会添加一些。
为下降封装翘曲，各种新的资料也不断呈现，首要表现在资料特性的改进上。图6显现了基板核(Core)以及塑封(EMC)的热膨胀系数(CTE)的开展趋势。在基板方面，热膨胀系数低的基板核有利于下降大芯片封装翘曲，因而新的基板核资料的热膨胀系数在不断下降。本来规范的基板核热膨胀系数一般在15-17 ppm左右，然后呈现了CTE在9-12 ppm之间的低CTE基板核，现在CTE在5-7 ppm间的超低基板核也已适当遍及，最新一代的已挨近2-4 ppm。与此同时，塑封资料的CTE特性则不断升高，各种高CTE的塑封资料也层出不穷，常温下的CTE值已从原有的10 ppm左右升至20-30 ppm之间。这些新资料的研制极大地协助改进了因薄化而发生的翘曲问题。
为了探究封装超薄化后或许呈现的翘曲状况，以及超薄所带来的相应的规划、资料、出产进程中或许呈现的问题和应战，咱们规划并实践拼装了一组超薄TMV实验样品，见图7。
表1中所列为实验规划参数。芯片厚度为60μm，相应的塑封层厚度选用0.15 mm厚。别离运用了两种基板规划：一种为4层板合计0.23 mm厚，另一种为2层板合计0.17 mm厚。整个封装巨细尺度为12 mm。为了研讨不同芯片巨细尺度对翘曲的影响，咱们运用了三种从小到大的芯片尺度，别离为5 mm，6.5 mm，8.7 mm。在资料运用上，选用了一种超低CTE的基板和一种高CTE的塑封组合。
图8和图9别离显现了运用4层0.23 mm基板和2层0.17 mm基板封装不同尺度芯片时的翘曲数值。这些翘曲数值是经过莫尔条纹投影仪(shadow moiré) 丈量的平均值。依据业界常规，正值翘曲表明翘曲为凸形，而负值翘曲表明翘曲为凹形，如图中所示。
