在Xilinx 的FPGA器材中，大局的复位/置位信号（Global Set/Reset (GSR)）（能够经过大局复位管脚引进）是简直肯定牢靠的，由于它是芯片内部的信号。假如一切的触发器都运用这一大局复位信号，则GSR信号将构成一个高扇出的网络（有爱好的朋友能够在归纳东西中检查）。虽然在发动次序中，它能够与一个用户自定义的时钟进行同步，可是想让它与规划中的一切时钟信号进行同步是不或许的；比方，一个Xilinx FPGA中或许含有多个DLL/DCM/PLL时钟处理模块，每个模块又能够发生多个时钟信号，在各个模块内部进行时钟信号的同步是可行的，但是想让一切时钟信号同步是彻底不可行的——从DCM的散布上就能够看出来：中心相隔的长距离布线对高频时钟信号的延时明显增大，进行同步天然无法做到。所以，在时钟信号频率越来越高的情况下，大局复位信号便开端成为时序要害。解说如下：
图1被两个时钟信号的边缘切断的复位信号的时序图
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