原文：在排布FPGA管脚生成ucf文件的进程中，当FPGA管脚较多的时分，手艺排布管脚不只功率低，并且很简略犯错。凭借PlanAhead和Adept等东西，能够很便利快速的完结管脚排布。特别是当需求排布的管脚有必定的规矩或许需求满意一些条件时，运用东西进行管脚排布具有很明显的优势。
当很多管脚需求分配时，首要需求将这些管脚分配到指定的区域内，如将同一条总线的管脚分配在同一个bank里边，将同一个接口一切管脚分配在几个接连的bank里边等等。因而，首要能够预备一个ucf，然后将需求分配的管脚录入，只指明线网姓名和电平规范。然后在PlanAhead里边树立一个进行IO Planning的工程，导入这个ucf。假如导入的是一个现已排布好的管脚，需求从头排布，能够选中一切管脚，去除现有排布；假如有差分信号线，首要将差分信号线的P和N绑定。然后指定所选bank里边的禁用管脚，将指定的管脚组(如一条总线)放入此bank中，运用的指令是place IO port in an IO bank。关于放置在同一个bank中的不同类型信号，如一般数据总线和时钟输入信号，能够先将该bank的一切时钟功用管脚、VREF管脚、VRP/VRN功用都先制止掉，然后把数据总线排布下去，然后翻开被禁用的是时钟功用管脚，再将时钟功用管脚主动排布下去。依照此办法，顺次将一切的管脚放入指定区域。此刻，一切管脚都现已按必定的次序规矩的排布在各个bank里边，如一条位宽为36bits的总线，总线内各个管脚按编号从小到大一次排布在芯片的接连36个管脚方位；假如是差分信号，则P/N对别离放置在bank的一对P/N管脚上。 完结此进程今后，将管脚排布成果导出到ucf里边，然后再将ucf导入到Adept中，进行小范围内的调整。在Adept界面中，能够看到一个bank中各种管脚的类型，现在需求做的，是在bank范围内做微调。详细而言，假如随路时钟输入没有走时钟管脚，则需求将随路时钟输入放置在SRCC或MRCC管脚上，假如本bank有管脚电平规范需求用到VREF和DCI，则有必要把VREF和VRP/VRN管脚保存，不能用作用户管脚。这些操作只需在Adept界面履行简略的张贴仿制指令就能完结，不简略引进书写过错，并且只需花费少数的时刻就可完结。当这些细节调整做好今后，就能够将成果再次导出到ucf中，此刻ucf中管脚排布依照bank规整的摆放，在同一个bank中也是按次序排布。在此ucf的基础上，稍作收拾，就产生了终究可用的ucf文件。
