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怎么选用SystemVerilog来改进根据FPGA的ASIC原型

2020年9月18日 5:38 阅读(364)

ASIC在解决高性能复杂设计概念方面提供了一种解决方案,但是ASIC也是高投资风险的,如90nm ASIC/SoC设计大约需要2000万美元开发成本.为了降低成本,现在可采用FPGA来实现ASIC.但

ASIC在处理高性能杂乱规划概念方面供给了一种处理方案,可是ASIC也是高出资危险的,如90nm ASIC/SoC规划大约需求2000万美元开发本钱.为了降低本钱,现在可选用FPGA来完成ASIC.可是,但ASIC集成度较大时,需求几个FPGA来完成,这就需求考虑如何来衔接ASIC规划中所有的逻辑区块.选用SystemVerilog,能够简化这一问题.
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