针对319卷积编码，提出一种Viterbi译码器的FPGA完成计划。该计划统筹了资源耗费和译码功率，经过有用的时钟和存储介质复用，完成了高速并行的译码功用，并使用Verilog言语在Xilinx ISE 6．2中进行了建模仿真和归纳完成。
根据FPGA的高速并行Viterbi译码器的规划.pdf
根据FPGA的高速并行Viterbi译码器的规划与完成
针对319卷积编码，提出一种Viterbi译码器的FPGA实现方案。该方案兼顾了资源消耗和译码效率，通过有效的时钟和存储介质复用，实现了高速并行的译码功能，并利用Verilog语言在Xilinx IS
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