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跟着射频集成电路(RFIC)中集成的元件不断增多，噪声耦合源也日益增多，使电源办理变得越来越重要。本文将描绘电源噪声或许对RFIC 功用构成的影响。尽管本文的比方是集成锁相环(PLL)和电压操控振荡器(VCO)的 ADRF6820 正交解调器，但所得成果也适用于其他高功用RFIC。
电源噪声会在解调器中构成混频积，因而或许导致线性度下降，并对PLL/VCO 中的相位噪声功用构成晦气影响。本文将详细描绘电源评价计划，一起供给选用低压差调理器(LDO)和开关调理器的引荐电源规划。
凭仗双电源和超高RF 集成度，ADRF6820 是合适评论的一款抱负器材。它运用的有源混频内核与 ADL5380 正交解调器类似，PLL/VCO 内核与 ADRF6720 相同，因而，本文所供给信息也可用于这些器材。别的，电源规划也可用于要求3.3 V 或5.0 V电源、功耗类似的新式规划。
ADRF6820 正交解调器和频率合成器（如图1 所示）十分合适新一代通讯体系。该器材功用丰厚，包含一个高线性度宽带I/Q 解调器、一个集成小数N 分频PLL 和一个低相位噪声多核VCO。别的集成一个2:1 RF 开关、一个可调谐RF 巴伦、一个可编程RF衰减器和两个LDO。这款高度集成的RFIC 选用6 mm × 6 mmLFCSP 封装。
电源活络度
受电源噪声影响最大的模块为混频器内核和频率合成器。耦合至混频器内核的噪声会构成无用信号，成果会导致线性度和动态规模下降。这对正交解调器特别重要，由于低频混频积在方针频带之内。类似地，电源噪声或许导致PLL/VCO 相位噪声功用下降。无用混频产品和相位噪声功用下降是大都混频器和频率合成器的常见问题，但切当的下降起伏取决于芯片的架构和布局。了解这些电源活络度有利于规划出愈加鲁棒的电源，使功用和功率到达最优。
正交解调器活络度
ADRF6820 选用一个双平衡吉尔伯特单元有源混频器内核，如图2 所示。双平衡意味着LO 和RF 端口都选用差分驱动方法。
在滤波器按捺高阶谐波今后，所得到的混频器输出为RF 和LO输入的和与差。差项（也称为IF 频率）在方针频带之内，是所需信号。和项在频带之外，要进行滤波处理。
抱负状况下，只要所需RF 和LO 信号会输入混频器内核，但很少是这种状况。电源噪声或许耦合到混频器输入中并表现为混频杂散。依据噪声耦合源的不同，混频杂散的相对起伏或许不同。图3 所示为一种示例混频器输出频谱，其间，由于电源噪声的耦合，其与有用信号的混频产品也出现在输出频谱上。在图中，CW 对应于耦合到供电线路的接连波或正弦信号。比方，噪声或许是来自600 kHz 或1.2 MHz 开关调理器的时钟噪声。电源噪声或许导致两个不同的问题；假如噪声耦合到混频器输出，CW 音将没有通过任何频率转化，出现在输出端。假如耦合发作在混频器输入端，则CW 音会调制RF 和LO 信号，并在IF ± CW 发生积。
这些混频积或许挨近方针IF 信号，因而，要滤除它们是很困难的，动态规模丢失是不可避免的。正交解调器特别如此，由于它们的基带是复数且以直流为中心。ADRF6820 的解调带宽规模为直流至600 MHz。假如用噪声频率为1.2 MHz 的开关调理器驱动混频器内核，则无用混频积会出现在IF ± 1.2 MHz。
频率合成器活络度
本文结尾的参阅文献针对电源噪声怎么影响集成PLL和VCO供给了十分有价值的信息。其原理适用于选用相同架构的其他规划，但不同的规划需求独自进行电源评价。例如，ADRF6820VCO 电源上的集成LDO 比不选用集成LDO 的PLL 电源具有更强的噪声按捺才能。
ADRF6820 电源域和功耗
ADRF6820 电源域和功耗
ADRF6820 的每个首要功用模块都有自己的电源引脚。两个域由5 V 电源供电。VPMX 驱动混频器内核，VPRF 驱动RF 前端和输入开关。其他域由3.3 V 电源供电。VPOS_DIG 驱动一个集成LDO，后者输出2.5 V 以驱动SPI 接口、PLL 的Σ-Δ 调制器和频率合成器的FRAC/INT 分压器。VPOS_PLL 驱动PLL 电路，包含参阅输入频率(REFIN)、相位频率检测器(PFD)和电荷泵(CP)。VPOS_LO1 和VPOS_LO2 驱动LO 途径，包含基带放大器和直流偏置基准电压源。VPOS_VCO 驱动另一个集成LDO，后者输出2.8 V 以驱动多核VCO。该LDO 对下降对电源噪声的活络度十分重要。
ADRF6820 可装备为多种作业形式。正常作业形式下，选用2850 MHz LO 时，功耗小于1.5 mW。下降偏置电流会一起下降功耗和功用。添加混频器偏置电流会进步混频器内核的线性度并改进IIP3，但会下降噪声系数，添加功耗。假如噪声系数十分重要，能够下降混频器偏置电流，成果可削减混频器内核中的噪声并下降功耗。类似地，输出端的基带放大器对低阻抗输出负载具有可变电流驱动才能。低输出阻抗负载要求较高的电流驱动，功耗也更高。数据手册列出了一些数据表，其间展现了各种作业形式下的功耗。
丈量过程和成果
供电轨上的噪声耦合会在CW 和IF ± CW 时发生无用噪声。要模仿该噪声耦合景象，在每个电源引脚上施加一个CW 音，丈量所构成的混频积相关于输入CW 音的起伏。把该丈量值记为电源按捺才能，单位为dB。电源按捺因频率而异，因而，要对30 kHz 至1 GHz 的CW 频率进行扫描，以捕捉到详细的行为数据。方针频带内的电源按捺才能决议了是否需求滤波。PSRR 计算方法如下：
CW PSRR in dB = input CW amplitude (dBm) – measured CW feedthrough at I/Q output (dBm)
(IF ± CW) PSRR in dB = input CW amplitude (dBm) – measured IF ± CW feedthrough at I/Q output (dBm)
(IF + CW) in dBm = (IF – CW) dBm, as CW tones modulated around the carrier have equal amplitudes
试验室设置
图4 所示为试验室设置。向网络剖析仪施加一个3.3 V 或5 V 直流源，以发生失调为3.3 V 或5 V 的扫频接连正弦信号。将该信号施加到RFIC 上的各个供电轨。两个信号发作器供给RF 和LO输入信号。丈量频谱剖析仪的输出。
丈量过程
无用混频积的起伏取决于芯片的电源按捺功用，以及评价板上去耦电容的巨细和方位。图5 所示为输出端(IF + CW)音的起伏，其间，电源引脚上给定0 dB 的正弦信号。无去耦电容时，无用音的起伏在–70 dBc 和–80 dBc 之间。数据手册主张在板正面器材周围设置一个100 pF 的电容，在反面设置一个0.1 μF 的电容。从图中能够看到这些外部去耦电容的谐振。16 MHz 处的瞬变是0.1 μF 电容谐振的成果（寄生电感为1 nH）。356 MHz 处的瞬变是100 pF 电容谐振的成果（两个电容的寄生电感均为2 nH）。500 MHz 处的瞬变是100 pF 电容谐振的成果（寄生电感为1nH）。
成果
丈量了基带输出端的供电轨上搅扰信号(CW)和调制信号(IF ± CW)的起伏。在被测供电轨上引入了噪声，其他电源则坚持洁净。图6 所示为在电源引脚上注入0 dB 正弦信号并在30 kHz 至1 GHz 规模内扫频时(IF ± CW)音的起伏。图7 所示为从CW 音到基带输出的馈通。
剖析
图中供给了各电源引脚处的电源活络度数据，这些数据十分有用。VPOS_PLL 具有最差电源按捺功用，因而，是最活络的电源节点。该电源引脚驱动PLL 电路，包含参阅输入频率、相位频率检测器和电荷泵。这些活络的功用模块决议着LO 信号的精度和相位功用，因而，其上耦合的任何噪声都会直接传播到输出端。
同理，能够以为VCO 电源也是一个十分重要的节点。从图中能够看出，VPOS_VCO 的按捺功用远远优于VPOS_PLL。这是实践驱动VCO 的内置LDO 构成的成果。LDO 将VCO 与外部引脚上的噪声隔脱离，一起为其供给固定噪声频谱密度。PLL 电源无LDO，因而是最活络的供电轨。可见，将其与潜在噪声耦合相阻隔关于取得最佳功用至关重要。
PLL 环路滤波器会衰减高CW 频率，因而，VPOS_PLL 在低频下的活络度较差，当频率从30 kHz 扫描至1 GHz 时会缓慢改进。在较高频率下，搅扰音的起伏会衰减，注入PLL 的功率水平明显下降。可见，VPOS_PLL 的高频电源按捺功用优于其他电源域。环路滤波器组件是针对20 kHz 装备的，如图8 所示。
供电轨（从活络度最高到最低）为：VPOS_PLL、VPOS_LO2、VPOS_VCO、VPOS_LO1、VPOS_DIG、VPMX 和VPRF。
电源规划
通过前面的评论，咱们对ADRF6820 在各种形式下的最大功耗以及各电源域的活络度有了较好的了解，咱们运用开关调理器和LDO 来规划电源办了解决计划，以决议两种电源解决计划的可行性。首要，把一个6 V 源调理至5 V 和3.3 V，供ADRF6820供电轨运用。图9 所示为针对VPMX 和VPRF 的5 V 电源规划。ADP7104 CMOS LDO 最多能够供给500 mA 的负载电流。ADP2370 低静态电流降压开关调理器能够在1.2 MHz 或600 kHz 下作业。在开关调理器输出端添加了额定的滤波理，以衰减开关噪声。ADP2370 最高能够供给800 mA 的负载电流。ADRF6820 的5 V 供电轨能够由ADP7104 或ADP2370 驱动。在每个电源引脚上施加额定的去耦和滤波处理。
图10 所示为3.3 V 电源规划。源电压仍为6.0 V，但一个额定的LDO 使源电压降至中心电压，然后，源电压进一步降至3.3 V。需求一个额定级以削减功率损耗，由于一个直接降压至3.3 V 的6 V 源电压作业时的最大功率为55%。开关调理器途径不需求中心级，由于其脉冲宽度调制(PWM)架构可下降功率损耗。
3.3 V 规划答应进行更多试验。除了用一个LDO 或开关调理器驱动3.3 V 供电轨以外，VPOS_PLL 供电轨有额定LDO 选项，VPOS_DIG 供电轨有一个可选的阻隔式LDO。由于PLL 电源活络度最高，因而，咱们测验了三种电源解决计划，每一种都有不同的输出噪声：ADP151 3.3 V 超低噪声CMOS LDO，输出噪声为9 μV；ADP7104 3.3 V 低噪声CMOS LDO，输出噪声为15 μV rms；ADP2370 3.3 V 降压调理器。咱们期望确认仍能保持所需相位噪声功用的最高电源噪声。最高功用、最低噪声LDO是不可或缺的吗？
别的还测验在VPOS_DIG 供电轨上选用 ADP121 3.3 V 低噪声CMOS LDO，以确认数字噪声是否会影响功用。受SPI 接口开关影响，数字供电轨的噪声一般高于模仿电源。咱们期望确认3.3 V 数字电源是需求自己的LDO，仍是能够直接耦合到模仿电源。咱们挑选ADP121 作为低成本解决计划。
定论和引荐电源规划
关于VPOS_PLL（最活络的供电轨），低成本的ADP151 LDO能够完成与ADP7104 高功用、低噪声LDO 相同的相位噪声，如图11 所示。但是，在选用ADP2370 开关调理器时，功用下降，如图12 所示。噪声波峰由开关调理器导致，在其输出端可见，如图13 所示。因而，VPOS_PLL 最多能够接受15 μV rms的噪声而不构成集成相位噪声功用下降，但不能运用开关调理器来驱动该引脚。运用功用更高、噪声更低的LDO 并未带来优点。
在用开关调理器或LDO 驱动剩下供电轨时，可保持杰出的相位噪声功用，如图14 所示。5 V 供电轨引脚VMPX 和VPRF 能够相连并用单电源供电。3.3 V 电源引脚VPOS_LO1、VPOS_LO2和VPOS_VCO 也可相连并用单电源供电。VPOS_DIG 不需求独立的LDO，能够衔接模仿3.3 V 电源。
引荐电源规划（如图15 所示）选用6 V 源电压，包含ADP7104 5.0 V 和ADP7104 3.3 V LDO。该解决计划只运用了LDO，由于源电压挨近所需的电源电压。成效处于可接受水平，因而，无需额定增加滤波元件和开关调理器。
引荐的电源规划（如图16 所示）选用12 V 源电压，包含两个开关调理器和一个LDO。源电压远远大于所需电源电压，因而运用了开关调理器来进步成效。除活络的VPOS_PLL 电源以外的一切电源引脚都可用开关调理器供电。ADP7104 或ADP151均可用于VPOS_PLL。
参阅电路
电路笔记CN0147，运用低噪声LDO 调理器为小数N 分频压控振荡器(VCO)供电，以下降相位噪声， ADI 公司，2010 年。
Collins, Ian. 集成PLL 和VCO[第2 部分]. Radio-Electronics.com，2010 年11 月。
调制器/解调器
线性稳压器
开关稳压器
