DDR布线在pcb规划中占有无足轻重的方位，规划成功的要害便是要确保体系有满意的时序裕量。要确保体系的时序，线长匹配又是一个重要的环节。咱们来回忆一下，DDR布线，线长匹配的基本原则是：地址，操控/指令信号与时钟做等长。数据信号与DQS做等长。为啥要做等长?咱们会说是要让同组信号一同抵达接纳端，好让接纳芯片能够一同处理这些信号。那么，时钟信号和地址一同抵达接纳端，波形的对应联系是什么样的呢?咱们经过仿真来看一下详细波形。
树立如下通道，别离模仿DDR3的地址信号与时钟信号。
图1 地址/时钟仿真暗示图
为便利核算，咱们假定DDR的时钟频率为500MHz，这样对应的地址信号的速率就应该是500Mbps，这儿咱们应该理解，尽管DDR是双倍速率，但关于地址/操控信号来说，依然是单倍速率的。下面来看看波形，在地址与时钟彻底等长的状况下，地址与数据端的接纳波形如下图2，赤色代表地址信号，绿色代表时钟信号。
图2 时钟信号与地址信号波形
上面的波形咱们好像看不出时钟与地址之间的时序联系是什么样的，咱们把它放在一个眼图中，时序联系就很清晰了。这儿大略的核算下树立时刻与坚持时刻。如下图
图3 时钟信号与地址信号波形
由上图3.咱们能够知道，该地址信号的树立时刻大约为891ps，坚持时刻为881ps。这是在时钟与地址信号彻底等长状况下的波形。假如地址与时钟不等长，信号又是什么样的呢?仿真中，咱们让地址线比时钟线慢200ps，得到的与眼图如下：
图4 时钟信号与地址信号波形
由上图可知，在地址信号比时钟信号长的状况下，坚持时刻为684ps，树立越为1.1ns。可见，相关于地址线与时钟线等长来说，地址线比时钟线长会使地址信号的树立时刻更短。同理，假如时钟线比地址线长，则树立时刻会变长，而坚持时刻会变短。那么双倍速率的数据信号又是怎样的?下面经过详细的仿真实例来看一下。
图5 DQ 与 DQS仿真暗示
仿真通道如上图所示，驱动端和接纳端为某芯片公司的IBIS模型，仿真波形如下：
图6 DQ与DQS仿真波形
咱们将DQS和DQ信号一同生成眼图，在一个窗口下观测，成果如下：
图7 DQ与DQS眼图
如上图所示，咱们或许发现了，假如依照原始对应联系，数据信号的边缘和时钟信号的边缘是对齐的，假如是这样，时钟信号怎样完结对数据信号的采样呢?实际上并不是这样的。以上仿真仅仅简略的将两波形放在了一同，因为DQ和DQS的传输通道长度是相同的，所以他们的边缘是对齐的。实际工作的时分，主控芯片会有一个调理机制。一般数据信号会比DQS提早四分之一周期被释放出来，实际上，在颗粒端接纳到的波形对应联系应该是这样的：
图8 平移后的眼图
经过主控芯片的调理之后，DQS的边缘就和DQ信号位的中心对齐了，这样就能确保数据在传输到接纳端有满意的树立时刻与坚持时刻。和上面剖析时钟与地址信号相同，假如DQ与DQS之间等长做的欠好，DQS的时钟边缘就不会坚持在DQ的中心方位，这样树立时刻或许坚持时刻的裕量就会变小。先简略的来看一张图
图9 延时误差对时序的影响
上图中，T_vb与T_va表明的是主控芯片在输出数据时时钟与数据之间的时序参数。在抱负状况下，时钟边缘和数据电平的中心是对齐的，因为时钟和数据传输通道不等长，使得时钟边缘没有和数据脉冲的中心方位对其，使得树立时刻的裕量变小。有理解了这些根底问题之后，咱们需求做的便是将这些时刻参数转化为线长。
下面咱们经过详细实例来看看时序的核算，下图是Freescale MPC8572 DDR主控芯片手册，这张图片界说了从芯片出来的时分，DQS与DQ之间的相位联系。
图10 MPC8572时序图
图11 MPC8572时序参数
颗粒端为美光DDR，该芯片的时序图以及时序参数如下图所示，这张图片则界说了颗粒端芯片辨认信号所需求的树立时刻与坚持时刻。
图12 DDR颗粒时序图以及时序参数
咱们用T_pcbskew来表明DQ与DQS之间的延时误差，假如想要得到满意的时序裕量，则延时误差要满意以下联系：
T_pcbskew《T_vb-T_setup
T_pcbskew》T_hold-T_va
代入数据，有：
T_vb-T_setup=375-215=160ps
T_hold-T_va=-160ps
这样，假如传输线的速度依照6mil/ps来核算，T_pcbskew为+/-960mil。咱们会发现裕量很大，当然这仅仅最抱负状况，没有考虑时钟颤动以及数据信号的颤动，以及串扰、码间搅扰带来的影响，假如把这些要素都考虑进来，留给咱们布线误差的裕量就比较小了。
综上所述，时序操控的意图便是要确保数据在接纳端有满意的树立时刻与坚持时刻，理解了这一点，咱们在线长匹配这个问题上就能做到胸中有数，挥洒自如了。
