Cadence Low-Power Solution是业界第一个将逻辑规划、验证和完成技能与Si2认可的Common Power Format(CPF)相结合的完好流程。将这种全面的办法应用于低功耗规划，团队可以进步功率、下降危险，并完成时序、功率和面积要求之间的更好的权衡。
低功耗SoC的规划、验证和完成的集成处理方案
功耗是半导体工业显现的首要问题 便携和无线通讯消费电子设备的功耗考虑已经成为许多产品标准的首要考虑要素。即便是有线设备以及在曩昔电池电力不成问题的其它工业范畴，封装、稳定性和冷却本钱也使得功耗成为更小尺度工艺中的杰出问题。特别是当规划转向90纳米以下工艺节点之后，功耗办理成为整个规划和制作链中的一个重要考虑。
选用高档功率办理技能进行规划 为到达所需的功耗方针，规划团队越来越多地选用高档功率办理技能，例如多供给电压（MSV）和电源关断（PSO）。不过这些技能进步了规划复杂度并带来了危险。传统规划流程无法处理因选用高档低功耗技能而导致的新问题。成果规划团队一般求助于专门的或许高度缺少灵活性的办法。其成果是功率愈加 低下、上市时刻更长、芯片毛病危险进步，以及功用、时序和功耗之间的低效权衡。
业界第一套完好的低功耗处理方案 为协助规划团队选用高档功耗下降技能，Cadence开发了低功耗芯片规划、验证和完成的第一套完好的处理方案。Cadence Low-Power Solution结合了一批来自多种Cadence渠道的技能，这些先进的产品都应用了Common Power Format (CPF)——这是Si2认可的标准，用于在规划进程初期确认节能技能，这使他们可以共享和复用智能的低功耗规划。
Cadence Low-Power Solution的长处包含：
· 下降危险 ： 将手动调整的需求降到最低，运用微弱的验证办法，规划团队可以消除源自功用和结构缺点的芯片毛病危险。
· 更高的功率和更快的上市时刻 ： 高度集成和自动化协助规划团队保持高生产力水平。此外，经过在流程中削减迭代次数，并操控芯片的从头投片，规划团队可以有用处理上市时刻问题。
· 改善的芯片质量(QoS) ： 经过流程初期易于运用的“假定”探究，规划师可以确认最理想的功率结构，以完成方针标准。随后，完成流程中的优化引擎可以对时序、功率和面积方针进行最恰当的权衡。
技能
Cadence Low-Power Solution将逻辑规划、验证和完成技能与Common Power Format (CPF) 相结合。这些兼容CPF的高档技能可以在最先进和充溢挑战性的SoC中完成低功耗规划。
· Incisive Design Team Simulator and Incisive Enterprise Simulator
· Incisive Design Team Manager and Incisive Enterprise Manager
· Encounter RTL Compiler大局归纳
· Encounter Conformal Low Power
· Encounter Test
· SoC Encounter System
· VoltageStorm power rail验证
