一、接纳端的根本结构
1、最简略的接纳端结构
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图1根本D触发器的锁存数据示意图
最简略的接纳端能够看着一个D触发器，有一个时钟输入接口和一个信号输入接口及一个信号输出接口。输入时钟对D触发器和输入数据进行触发和采样后输出数据。如上图1所示为一个根本的D触发器锁存串行数据根本示意图。
一般低速信号接纳端的结构和作业原理相对来说比较简略。且传输的信号速率也往往很低，信号即便经过较长的通道传输后也不会有太大的衰减，因而接纳端出现问题的概率会小许多，所以一般5Gbps速率以下的信号的标准一般不会将接纳端测验作为必选的测验项目。
2、典型高速串行数据的根本结构
图2典型的并行/串行数据的根本传输结构
并行数据转换成串行数据并辅以相应的编码，能够以LVDS或许CML等差分电平的办法完成高速、高牢靠的传输，传输通道结构也可完成极大的简化。从上述结构图中咱们能够看出，串行数据传输链路中是没有专门的时钟信号传输的，那么接纳端怎么完成对串行数据的解串、解码呢？事实上接纳端会有专门的CDR（Clock Data Recovery）电路用以从串行数据中恢复出时钟。因而，一个最典型的串行数据链路的发送端的内部结构至少应包含：串行化（Serializer）电路、8B/10B编码电路（一般在8B/10B编码电路之前还有一级Scramble编码电路以减小信号的高频谐波重量及信号失真）；接纳端应至少包含解串电路（Deserializer）、8B/10B解码电路、CDR时钟数据恢复电路等。
当串行数据的速率进一步进步，比如说数据速率到达5Gbps以上，如USB3.0，PCIE GEN3等，串行数据链路中各个组成成分都会影响到信号的质量。如传输线、接插件、阻抗不接连、芯片封装等，在实践运用中咱们常会发现在接纳端芯片管脚处测验得到的信号眼图现已挨近闭合，眼图闭合的主要原因来自于高速信号传输过程中遭到传输链路各组成成分的影响而导致的。为了改进信号眼图的质量，芯片端会选用一些补偿的办法，如在发送端采纳预加剧的办法对信号的起伏和边缘提早进行优化，来补偿高速信号经过传输链路后或许带来的损耗；而在接纳端芯片中还能够运用均衡的办法来完成对信号的补偿。这样接纳端和发送端的结构会变得更为杂乱。如下图3所示，接纳端有均衡器、时钟数据恢复电路、解串电路、8B/10B解码、Scramble解码、弹性缓冲器（Elastic Buffer，经过刺进或许丢掉时钟对齐符号码来完成发送端和接纳端的时钟速率的共同）等。
