1 导言
可测验规划(DFT)是习惯集成电路的展开要求所呈现的一种技能，首要使命是对电路的结构进行调整，进步电路的可测性，即可操控性和可调查性。按测验结构分，现在比较老练的技能首要有测验点刺进、内部扫描规划、内建自测验(BIST)、鸿沟扫描规划等[1]。
内部扫描规划技能有两种：全扫描技能将电路中一切的触发器用特别规划的具有扫描功用的触发器代替，使其在测验时链接成一个或几个移位寄存器;部分扫描技能只挑选一部分触发器构成移位寄存器，下降了扫描规划的硬件耗费和测验呼应时刻而受到重视。在测验向量主动生成(ATPG)上，组合电路常选用D，PODEM和FAN等算法;时序电路可选用HITEC，GENTEST，CONTEST以及遗传算法等 [2]。假如被测电路(CUT)具有自己发生测验信号、自己查看输出信号的才能，则称该电路具有BIST功用。BIST首要完结测验序列生成和输出呼应剖析两个使命。经过剖析CUT的呼应输出，判别CUT是否有毛病。BIST有存储器BIST(MBIST)、逻辑电路BIST(LBIST)和 DBIST[3]等几种。
2 IP核的DFT办法
在SOC中一般嵌入多个IP核，它们电路逻辑十分复杂且对时序要求十分严厉，因而不同类型的IP核有不同的可测验性规划办法。
2.1 专用数字逻辑模块
数字逻辑模块的可测验性规划一般选用内部扫描规划技能，但随着芯片规划向着上千万门级展开，传统的内部扫描规划会生成数目很多的适当长的测验向量。因为测验生成和测验呼应剖析都在外部ATE上，扫描输入输出时刻过长，导致测验本钱急剧添加，故需求对传统的内部扫描规划技能做出改善。
可引进伪内建自测验(PBIST)[8] 办法来削减测验数据和缩短测验时刻。关于BIST来说，毛病覆盖率不高是其固有的缺陷，而PBIST是希望能运用内部所发生的伪随机序列，检测到尽或许多的毛病。一般电路中都会有适当部分的毛病是能够用随机向量来检测的，而这部分毛病假如选用PBIST办法来测验，就能够充分发挥其在测验时刻、测验数据量等方面的优势。在完结这部分毛病的测验后，再由外部ATE供给确定性的测验向量来满意终究的毛病覆盖率需求。
可引进片上多输入辨别寄存器(OPMISR)技能[9]，对测验呼应进行紧缩，输出的测验成果是 MISR紧缩后的数据，然后下降对ATE缓存容量的要求。运用OPMISR技能在测验形式时可把每条扫描链从中心一分为二，这样本来的一条扫描链适当于两条扫描链了，然后倍增扫描链条数，且单条扫描链上的寄存器数目是本来的一半，所以测验向量移位输入所需的时钟周期也相应折半。一起添加的MIST电路把原本在ATE上完结的信号辨别作业部分搬运到了片内进行，对测验呼应进行了紧缩，减小了生成的ATPG文件。
Mentor Graphics[7]的嵌入式决议性测验(EDT)技能，选用测验数据紧缩技能，对测验鼓励和测验呼应都进行紧缩，一般能带来数十倍的测验数据紧缩率。EDT在芯片上添加解紧缩模块，运用环路发生器和相位转化电路两个逻辑块，对来自于ATE的紧缩鼓励向量进行解压处理，发生内部扫描链上的测验鼓励向量。EDT一起在芯片内添加紧缩模块，运用异或树和掩盖逻辑电路两个逻辑块，对内部扫描链输出的测验呼应向量进行紧缩处理后输出给ATE。
2.2 存储器核
存储器内建自测验是将BIST逻辑电路嵌入芯片内部，经过给相应存储器核的外围加一层测验操控电路，作为存储器核与芯片体系其他逻辑电路的接口，担任相应的测验及操控功用，终究完成片上主动测验存储器核。以SRAM为例，重要的测验算法有MATS+，MarchC-，MarchA和MarchB等[10] 。
SOC芯片中片上存储器占芯片面积比重不断增大，导致了芯片成品率下降。能够选用根据电子保险丝的片上存储器修正体系技能 [11]，运用冗余存储器里的冗余行和列来代替失效行或列，然后使失效存储器正常作业，来进步芯片的成品率。其结构能够与MBIST结合在一起，修正功用运转受 MBIST的操控器操控。
2.3 微处理器核
对一个上百万门的嵌入式微操控器，如选用全扫描规划能够获得较高的毛病覆盖率，但它因为或许在处理器要害途径上添加可测验性电路，然后添加电路延时，下降电路功用。因而芯核的数据通路一般选用根据指令的LBIST办法来进行测验 [4,12]。
微处理器核的数据通路首要由三个部分组成：程序计数器及指令提取单元、指令译码逻辑以及微处理指令履行单元。LBIST办法需求对此添加三个寄存器：测验操控寄存器(TCR)、线性反应移位寄存器(LFSR)以及多输入特征寄存器(MISR)，如图1所示。TCR在测验形式下扫描输入微处理器的指令操作码，LFSR生成随机数据，供给测验形式下的操作数，而MISR紧缩指令履行单元的履行成果，生成测验呼应的特征值。扫描输入和扫描输出能够由鸿沟扫描来供给。
一般微处理器核中除数据通道外还一般包括许多寄存器堆以及RAM单元，这些存储器单元一般选用MBIST办法。而芯核其他部分比方操控部分一般能够选用内部扫描规划，以获得希望的测验覆盖率。因而微处理器核测验是多种测验战略组合在一起的混合测验战略。
2.4 模仿/混合电路核
模仿电路可测验性规划的首要思维是为测验供给对选定节点的拜访，能够选用以下技能进步电路的可测验性：刺进测验点，如参加电流传感器来观测过错电路引起的过错电流;进行数模/模数转化，经过参加模数转化器和数模转化器，然后完成鼓励和呼应的传达;功用结构重组，经过对电路的功用结构重组，发生差异于正常作业形式的测验形式来观测 [4]。
经过进步模仿电路的可测验性后，也能够选用 ATPG办法和BIST办法。较为典型的模仿电路ATPG办法如运用敏感性剖析来发生测验向量的办法 [13]，该办法能够看作是寻觅一个输入测验向量，使得正确电路的呼应和毛病电路的呼应数据上相差最大。模仿电路BIST办法经过内置测验信号发生器和特征剖析器来完成，有根据振荡器的办法、根据频谱特征剖析的办法和根据∑△编码的办法等 [4]。
2.5 第三方IP核
针对比方CPU，DSP，MPEG这种通用的IP核能够选用DBIST(deterministic logic BIST)的测验办法[3]。这种面向IP核确定性毛病模型进行芯片结构改动和测验模块参加的DBIST ，选用高效的ATPG重耕种的办法进行测验向量生成。
能够运用根据扫描测验的向量生成DBIST的种子数据。DBIST结构和测验进程数据流向如图2所示。测验时，ATE经过扫描输入的办法送入以暗影寄存器(shadow register)的值来置PRPG的状况，然后PRPG发生一系列的向量(数量由步长决议)，这一系列的向量逐一地经过相位转化电路进一步地扩展到更宽的位数，然后加载到CUT，其呼应输出到紧缩电路中，然后输入MISR发生一个辨别码，辨别码再被串行地送出到外界。在内部IP核测验的进程中，就一起地移入下一个种子的值到暗影寄存器中。接着持续用下一个种子来发生测验向量。
3 SOC的DFT战略
一个上百万/千万门级的SOC规划，规划之初就要在微观上进行考虑，以得到最优DFT战略。比方嵌入式存储器模块是否需求用片上处理器进行测验仍是选用MBIST;处理器内核自身有没有选用内部扫描或许是否带有LBIST，它是否能被整合入整体芯片测验计划;怎样才能使片上专用逻辑获得能够承受的毛病覆盖率;是选用全扫描仍是部分扫描等。
3.1 鸿沟扫描规划的运用
现在大多数SOC包括模仿信号，一种切实可行的可测验性规划战略是将模仿部分、数字部分和存储器部分分隔。为了将测验信号传递给各部分和进行互连测验，鸿沟扫描(IEEE 1149.1和1149.4)是现有的最好处理计划[10] 。
混合信号器材的模仿测验总线(ATB)(IEEE 规范1149.4)体系结构。TAP表明测验拜访端口、ATAP表明模仿测验拜访端口、ABM表明模仿鸿沟模块、D(DBM)表明数字鸿沟模块、TBIC表明测验总线接口电路。AT1传送模仿鼓励， AT2将模仿呼应发送回ATE。互连中的短路和开路毛病很有或许发生在模仿内核和数字内核之间，选用以往的根据IEEE 1149.1鸿沟扫描计划是不能测验这类毛病的，而且也无法测验模仿内核，而上述的计划就能很好的处理这些问题。
若SOC鸿沟扫描计划支撑INTEST或RUNBIST指令，则鸿沟寄存器有必要在芯片上电路的数字部分和模仿部分之间包括接口单元 [10]，如图4所示。这对在INTEST中操控和调查在模仿部分和数字部分之间包括的信号是有必要的。图4给出了怎么运用INTEST测验模仿内核。在任何时刻只要一个模仿管脚能够被鼓励，也只要一个被调查。INTEST指令断开数字内核并将它用来自鸿沟寄存器的设置图形替换。TBIC、ABM模块和坐落数字内核与模仿内核之间的三个鸿沟寄存器单元被用于设置测验。假如要测验的是数字内核，一切标示为D的单元将是有用的，TBIC和 ABM单元将装备成只能从TDI到TDO传送信号。
3.2 TOP层测验处理计划
SOC的TOP层测验处理计划如图5所示。先对存储器、处理器核、模仿/混合电路核、第三方IP核、专用数字逻辑等模块依照上文介绍的DFT办法进行规划。然后用鸿沟扫描(契合IEEE 1149.1和1149.4)的操控器来操控芯片内各个芯核及专用逻辑的测验，选用层次化的测验拜访机制来完成对各模块的操控(由鸿沟扫描操控器操控ITCM，再由ITCM对各子层TCM进行操控)。图中省掉了LBIST和模仿BIST模块。
内部扫描和JTAG结合今后能够节约测验管脚数，但不再支撑本来的各扫描链并行输入输出方法，这样必将使测验向量的扫描移位时刻大大延伸。所以，假如专用数字逻辑门数巨大时，仍是应选用传统的并行方法，或许运用PBIST，OPMISR， EDT等技能。各种BIST模块和JTAG结合后，不再需求直接与ATE相连，天然也削减了测验管脚数，各BIST模块测验所需初始化数据也可由JTAG来供给。
4 结语
今日的SOC规划在测验方面所花的时刻和费用或许要比实践功用电路开发更多，导致产品本钱升高，乃至损失商机。要使新的%&&&&&%规划具有全面可测验性的仅有途径便是展开前期RTL可测验性剖析，并归纳运用内部扫描、BIST、鸿沟扫描技能以及其他新的DFT技能，以进步测验的毛病覆盖率，缩短规划周期，加速产品的上市速度。
