摘要：为了完结对多路视频和数据信号的同步传输，提出了一种根据FPGA的视频数据归纳传输体系规划方案，并完结体系的软硬件规划。该体系的硬件部分主要由FPGA、CPLD芯片及光模块等设备组成，软件部分选用VHDL言语进行逻辑编程，可以完结整个收发体系的悉数功用。实践工程运用标明，该体系具有本钱合理、操作简练、功用安稳的特色，达到了规划要求。
跟着人们安全意识的不断提高，对现代化视频监控技能也有了进一步要求，先进的视频、音频、数据的归纳传输设备得到广泛的运用，因而，对归纳事务传输功用的要求也越来越高。如安在操控本钱的基础上，开发功用安稳、信号无缺的归纳传输体系，是广阔传输设备开发工程师需求考虑的问题。现在，在本钱有限的状况下，市面上所见的归纳事务传输设备大多有功用不太安稳、传输类型单一、简单乱码、断网等缺点。比方，仅可收发视频信号，没有语音信号，或是数据信息有缺失、画面颤动、断断续续的现象。因而，做到视频、数据、语音等多种信号的同步、安稳叠加，关于整个归纳事务传输设备在本钱操控的状况下，产品还有很大的提高空间。
在紧缩工程运用本钱的基础上，对视频、数据、语音等信号的安全、有用传输将是本文的研讨要点。为了完结对归纳事务的精确传输，在做了翔实的需求剖析基础上，提出并规划了一种根据FPGA的多路视频收发体系(以下简称“收发体系”)的硬件及软件规划方案。经屡次测验及工程实践运用标明，该体系能很好地完结归纳事务的有用传输。
1 整体规划
整个体系由两头设备组成，两头构成根本相同。习惯上，一般把视频信号输入的一端称发送端，另一端则为接纳端。发送端由摄像头收集视频信号，经AD转化模块，将模拟信号转化为数字信号，经处理的数字视频信号及其他数据信号在FPGA中进行编码操作。其间，部分操控信号由外处理器给出指令。FPGA编码处理后的信号，由光模块经千兆以太网传输至接纳端。在接纳端，FPGA担任将千兆以太网传输过来的编码数据进行解码，部分指令仍由外处理器给出。处理好的数字视频及其他数据经DA转化模块，将数字信号转化为可辨认的模拟信号，终究在显示器上显示出来。图1给出“收发体系”整体框图。
本着节省本钱、下降功耗、有用与其他设备通用的准则，整个体系硬件选用基板和背板的方法，这也是现在电子、通讯职业最为盛行的一种设备装置方法。设备中心为基板，担任完结高速数据复分接和光通道的树立，供给各种功用扩展接口，一同也供给最多4个视频通道，剩下6路视频信号则在视频扩展板内完结通讯。在背板的基础上，插接各种功用的基板、扩展板。辅佐通道扩展板通过背板与基板完结电源和信号衔接，辅佐通道扩展盘一同完结信号的中继。将信号的传输分为各个单板来完结。此种结构，简练、大方、操作便当、便于纠错。
2 体系硬件规划
因为收发两头的结构根本共同，这儿仅发送端为例，概述体系中心板的硬件规划。发送端主要由基板、视频扩展板、辅佐通道扩展板1、辅佐通道扩展板2等部分组成。其间以基板为中心，发送端硬件由FPGA主芯片、CPLD芯片、光模块及其他一些外围电路组成。FPGA主芯片担任处理十路视频信号复分接及片选信号的复用，网管送信号入FPGA后，由3—8译码器翻译出5种状况，别离送至4块CPLD芯片和自身的FPGA，通过填写不同的网管信息，上报各个芯片的工作状况。终究，由千兆收发器Tlk2521串行编码，经1.25 G光模块发送至接纳端。
时钟方面。晶振选用67.5 M，以67.5 M作为根本速率。Tlk2521并行处理的速率为67.5 M.正向光传输信号的速率为1.25 G。发射端的根本时钟用当地时钟，接纳端用还回时钟。收端送来的反向数据，由时钟提取电路提取出时钟和数据之后，送入FPGA进行同步处理。其结构图如图2所示。同步处理进程，将在FPGA的逻辑规划中进行详细描绘。
视频信号选用8 bit量化方法，以13.5 M进行采样。通过四路、四路、二路复接的方法送入FPGA中，再通过FPGA整组成10路16 bit的方法，由Tlk2521处理后送到光模块中。一同，数据、音频、网管等辅佐事务的数据则由独自的一个CPLD进行整合，通过一条线送入FPGA中，与视频信号一同构成17 bit的数据进行传输，同步字由20位构成，运用其间1 bit进行传输。TLK2521有18 bit并行数据线，其间每根数据线占67.5M的带宽，详细运用分配如下：0～7、8～15 bit传视频数据，第16 bit传辅佐事务数据，第17 bit传输同步字。高速信号选用16 bit并行扰码，并行扰码跟帧同步坚持同步，运用20个扰码字。
3 体系软件规划
该收发体系FPGA芯片模块编写所运用的软件为ISE，选用VHDL言语编程。VHDL是当时FPGA芯片编程常用的描绘言语，其功用强壮、规划灵敏、支撑广泛、易于修正，具有强壮的体系硬件描绘才能、很强的移植才能、易于同享和复用。1～4路视频信号经CPLD汇总接入基板，5～8路视频信号经CPLD汇总，与9～10路视频信号以及辅佐信号一同通过复接，接入FPGA中，最终将一切信号经扰码以18 bits并行数据线给出FPGA芯片。FPGA供给67.5 M采样一直给千兆位串行收发器TLK2521。图3给出发送端FPGA芯片复分接框图。
在基板视频复接中，通过FPGA送来的复接指示信号进行视频复接，由CPLD自身发生的一个计数器对时钟进行计数，5个时钟周期为一个计数周期，为4路视频拓荒5个方位，把4路视频顺次复接，第5方位空出不填充数据，有用地错开方位，然后完结非缓存的数据传输。在扩展板视频复接中，复接的方法和基板视频复接原理相同，不同之处在于，复接的方位不相同，扩展板的CPLD1在复接视频时空出的第1个方位;CPLD2在复接时，因为只要2路视频需求复接，所以第2、3、4方位空出。
图4以1～4路视频信号复接为例，给出时钟联系仿真图。其间Vclk为67.5 M的时钟信号;VdoJnt为视频通道指示信号，一个时钟周期宽度的脉冲信号，在67.5 M时钟频率下，每5个周期送出一个脉冲，VideoClk和VdoJnt都由FPGA送往CPLD;VdoDataOut1为4路视频数据复接后的信号，此处按8 bits量化来界说;当复接指示VdoJnt为高电平，且在时钟VideoClk的上升沿时，对视频进行采样复接，最终复接成VdoDataOut1信号送出。
众所周知，在FPGA逻辑规划中，最重要的是时钟同步问题的处理。图5给出FPGA同步状况流程图，其间，Cnt标明同步次数，S=1标明检测到同步，S=0标明同步丢掉，LOC对时隙计数，一共有20位同步，从0计数到19依照流程图编写同步断定程序，可无缺地完结信号同步。
下面给出同步检测模块的部分程序，用来做同步和失步的检测。
4 研制进程中呈现的问题、处理办法及作用
1)无视频。FPGA的程序下载之后，视频丢掉，检测AD和DA的输入时钟，发现DA时钟输入反常。原因是装备管脚过错，按着电路原理图上阐明的把DA管脚悉数装备反了，后来修正过来之后视频正常。
2)视频方位紊乱。收端依照发端复接视频的次序分接视频，发现视频次序错位，1234别离成了2341，原因：传输推迟形成了视频方位错位，修正接纳端CPLD程序，调整分接方位之后，视频正常。
3)视频呈现花屏。分接之后的视频有“花屏”现象呈现，原因：时钟沿采样不精确。通过调整时钟沿处理，把送入CPLD的时钟取反，“花屏”现象消失。
4)视频扩展板视频指示灯反常。视频扩展板指示灯反常，处于常亮状况。原因：视频指示灯短路。用万用表查找时，发现在钽电容的下方，多出了的焊锡把钽电容下方的视频指示灯的过孔堵住了，使得视频线路短路，卸掉钽%&&&&&%后当心焊接，问题处理。
5)插拔光纤时同步丢掉，并死机。在测验网管的时分，进行插拔纤测验时，一旦拔掉光纤，再接上会形成同步丢掉并死机，需求从头烧写程序方能处理。调整时序束缚，把晶振时钟的时序束缚调整到100 M，问题处理。
6)开关电数据误码。在进行开关电测验时，发现数据误码，且收光指示灯闪耀反常。参看FPGA时序束缚文章发现，时序束缚不宜过高，把本来LockID的时序设置为100 M改为80 M之后，问题处理。
5 定论
该“收发体系”是在充沛的理论剖析与市场需求基础上做出的体系规划，通过翔实的测验转化为实践产品，该产品有用地下降了本钱、提高了体系集成度，在一根光纤上完结了多种事务的归纳传输，已运用于某安防体系，实践工程运用标明该体系具有收发信号精确、安稳性高、人机界面友爱、易于操作、本钱合理等特色，达到了规划要求。处理了实践工程运用中，低本钱产品功用相对较差的缺点，工程运用反响杰出。
