1 概述
UHF RFID是一款超高频射频辨认标签芯片。该芯片选用无源供电办法：在收到载波能量后，RF前端单元发生Vdd电源信号，供应整芯片作业。因为供电体系的束缚，该芯片无法发生较大的电流驱动，因而低功耗规划成为芯片研制过程中的首要突破点。为了使数字电路部分发生尽量少的功耗，在数字逻辑电路规划过程中，除了简化体系结构外（功用简略，只包含编码模块、解码模块、随机数生成模块、时钟、复位模块，Memory操控单元以及全体操控模块），在部分电路规划中选用了异步电路规划办法。在这个过程中，咱们看到因为时钟树耗费掉了数字逻辑的很大一部分功耗（大约30%以上），所以下降时钟树带来的功耗也成为下降数字逻辑功耗以及整个标签芯片功耗的重要过程。
2 芯片功耗组成及下降功耗的办法
2.1功耗的组成
图1 芯片功耗的组成
动态功耗首要包含短路功耗和翻转功耗，是本规划功耗的首要组成部分。短路功耗即内部功耗，指由器材内部因为P管和N管在某一瞬间一起导通引起的瞬时短路引起。翻转功耗由CMOS器材的输出端负载电容充放电引起。漏电功耗首要包含亚阈区漏电和栅极走漏引起的功耗。
当今，功耗两个最首要的来历是：电容转化和亚阈值走漏。
2.2下降功耗的首要办法
图2 下降芯片功耗的首要办法
2.2.1下降电源电压Vdd
Voltage Island：不同的模块运用不同的供电电压。
MulTI-level Voltage Scaling：同一模块中存在多种电压源，依据运用不同在这些电压源之间切换。
Dynamic Voltage Frequency Scaling：“多级电压调整”的升级版，依据各模块的作业频率动态进行电压调整。
AdapTIve Voltage Scaling：DVFS的升级版，运用能够监督电路行为的反应电路，自适应地调整电压。
亚阈值电路（规划困难较多，还停留在学术界研讨规划）
2.2.2下降频率f及翻转率A
代码优化（提取公因子，资源重用，operand isolaTIon，串行作业下降峰值功耗等）
门控时钟
多时钟战略
2.2.3下降负载电容（CL）及晶体管尺度（Wmos）
削减时序单元
芯片面积和规划减小
工艺升级换代
2.2.4下降漏电电流Ileak
操控阈值电压（Threshold Voltage）（阈值电压↑漏电流↓如运用MTCMOS 、VTCMOS 、DTCMOS）
操控栅极电压（Gate Voltage）（经过操控栅源电压以操控漏电流）
Transistor Stack（串接冗余晶体管，添加电阻以下降漏电流）
门控电源（Power gaTIng或PSO）（在模块不作业时，关断电源，即可有用减小漏电流）
3 RFID芯片中时钟树功耗的优化
芯片作业时，很大一部分功耗是因为时钟网络的翻转耗费的，假如时钟网络较大，这部分引起的功耗丢失会很大。在很多低功耗技能中，门控时钟对翻转功耗和内部功耗的抑制作用最强。本规划多级门控时钟技能相结合，以及特别的时钟树优化战略，节约了很大一部分功耗。本项目在逻辑规划时运用了功耗的多种优化战略，在后端的归纳和物理规划也尝试了一些办法，经过前后端几回功耗优化和迭代，找出最小功耗的逻辑代码规划和归纳的办法。
4.1 RTL阶段手艺加时钟门控
图3 门控时钟原理图
module data_reg （En， Data， clk， out）
input En，clk;
input ［7:0］ Data;
output ［7:0］ out;
always @（posedge clk）
if （En） out = Data;
endmodule
这个阶段的意图首要有两个：第一是依据各模块时钟翻转概率愈加合理的参加门控时钟单元以操控翻转率，减小动态功耗，第二是发生一个结构尽量平衡的时钟网络，这样能够确保在后端时钟树归纳阶段能够少参加一些时钟buffer以减小功耗。在实践的代码规划中能够直接选用foundry单元库中的ICG（集成门控）单元。
4.2 归纳阶段东西插于集成门控单元
图4 逻辑归纳过程中门控时钟刺进
#Set clock gating options， max_fanout default is unlimited
set_clock_gating_style -sequential_cell latch \
-positive_edge_logic {integrated} \
-control_point before \
-control_signal scan_enable
#Create a more balanced clock tree by inserting “always enabled” ICGs
set power_cg_all_registers true
set power_remove_redundant_clock_gates true
read_db design.gtech.db
current_design top
link
source design.cstr.tcl
#Insert clock gating
insert_clock_gating
compile
#Generate a report on clock gating inserted
report_clock_gating
这个阶段的意图是经过归纳东西（DC）进行门控单元的主动刺进，以便进一步减小功耗。
需求留意的是对刺进ICG的参数的设定，比方maximum fanout（扇出越大越节约功耗，扇出越平衡skew越小，视规划而定，如图所示），以及minimum_bitwidth参数的设定，别的关于较杂乱的门控结构需求刺进常开ICG以使时钟网络结构愈加平衡。
4.3 时钟树归纳阶段优化功耗
图5 两种时钟树结构比照（a）：多级纵深型；（b）：少级扁平型
先介绍一下时钟树归纳参数对时钟树结构的影响：
Skew ：时钟偏移，总的时钟树归纳方针。
Insertion delay（Latency）：时钟途径总延时，用于限制时钟树级数的添加。
Max taranstion：由最大转化时刻限制一级buffer能驱动的buffer 的数量。
Max Capacitance Max Fanout：由最大负载%&&&&&%、最大扇出限制一级buffer 能驱动的buffer 数量。
一般规划中的时钟树归纳以下降时钟skew为终究意图，加大level级数，减小每级fanout，将投入较多buffer，更准确的平衡每条时钟途径的 latency，然后得到较小skew。可是关于低功耗规划，尤其是当时钟频率较低的时分，时序要求并不是很高，所以希望能减小时钟树的规划以减小时钟树带来的动态翻转功耗。如图所示，经过减小时钟树level级数，加大fanout能够有用减小时钟树的规划，但因为buffer 数量的削减，较之多级结构的时钟树，级数较少结构的时钟树仅仅大约平衡每条时钟途径的latency，得到的skew较大。可见，以下降时钟树规划为方针，进行低功耗时钟树归纳是以增大必定的skew为价值的。
详细到本RFID芯片，咱们选用了TSMC 0.18um CMOS LOG%&&&&&%/MS/RF工艺，时钟频率只要1.92M，是十分低的，此刻时钟进行时钟树归纳时，选用以下降时钟树规划为方针的低功耗时钟树归纳，首要对 skew，latency和transiton这几个束缚进行了设定，因为束缚fanout会带来时钟树级数的添加，带来功耗的添加，所以没有设定这个值，选用库里的默认值。在实践中，咱们运用了9种不同的时钟树束缚条件，束缚条件及归纳成果如表1 所示。
5 定论
如表1所示，总的趋势便是target skew设的越大，终究的时钟树规划越小，时钟树buffer数量越小，对应的动态静态功耗也越小，这样就达到了节约时钟树功耗的意图。能够看到当target skew大于10ns后，功耗根本不再改变，可是根据大的skew值会带来hold时序的变差导致修正时序的时分刺进buffer增多，所以应该进行折中，从图表来看战略5和战略6为优选计划。别的当skew设置选出最优后，还能够看到Max transition值设的越大终究得到的功耗也越小，这能够理解为时钟信号跃迁的时刻越长所需求的能量越小。别的latency束缚的设置能够尽量扩大，其值的巨细对终究的功耗成果影响不大。
作者 常晓夏,潘亮,李勇
