在电子规划范畴中，一般要对多路宽带信号进行实时收集、处理和传输。传统的信号收集传输体系，选用专用集成电路操控A／D转化器等外围电路。因为专用集成电路时钟频率低、灵敏性差、实时性低、传输速度慢、通用性差等缺陷，难以满意对高速宽带信号收集和处理的要求。FPGA具有时钟频率高、速度快、收集实时性高、操控灵敏等特色，与A／D转化器等外围电路结合，更适于高速数字信号处理。光纤传输与电气传输比较，具有传输频带宽、通讯容量大、传输损耗低、抗电磁干扰功能强、抗辐射能力强、保密性好、重量轻等特色，在通讯范畴被广泛应用。
文中提出依据FPGA和光纤传输的高速数字信号传输计划。以带有收发器的高功能FPGA为操控中心，操控外围A／D转化器和数据处理，经过光纤前言进行数据传输，满意高速数字信号实时处理和传输的
要求。
1 体系整体规划计划
光纤传输体系是以光波为信息载体、光纤为传输前言，用光来传输信息的传输体系。光纤传输体系整体框图如图1所示，发送端首要由A／D收集、FPGA数据预处理、光纤发送模块组成；接纳端首要由光纤接纳模块、FPGA数据后处理、D／A转化模块组成。两者经过光纤进行通讯。
在发送端，先将外部输入的模拟信号进行预处理，再经过A／D转化器转化为数字信号送入FPGA进行处理。依据数据传输以及通讯协议的要求，FPGA将预处理后的A／D数据进行编码、成帧。然后由FPGA内部的IP核进行并串转化，最终由光收发模块完结电光转化后，经过光纤发送出去。
在接纳端，光收发器模块将接纳到的光信号转化为电信号，完结高速串行数据到并行数据的转化；然后，将转化后的并行数据送入FPG A，FPGA完结信号的解帧、解码，并进行后处理，该进程是发送端的逆进程。最终，经D／A转化器将接纳到的数据康复成模拟信号。
2 硬件电路规划
2．1 发送端硬件电路规划
可编程逻辑器件FPGA是主控芯片，是体系的中心，规划选用Altera公司带有收发器的Arria GX系列芯片EP1AGX50CF48416。芯片内部集成了4个收发器通道，传输数据率从600 Mbit·s-1到3．152Gbit·s-1，收发器每通道在2．5 Gbit·s-1时耗费功率仅为125 mW；收发器可运用固定均衡设置来均衡串行通道，完结发送预加剧和接纳均衡；收发器支撑串行环回、反向串行环回以及伪随机二进制序列(PRBS)产生器和校验器。专用收发器接口电路如图2所示。RREFB14接一个2kΩ／1％的参阅电阻，其他未运用的收发管脚经过10kΩ电阻到电源或地。
光收发模块选用MXP-243S-X型光收发器，其可处理的数据率为1．25 Gbit·s-1，单电源3．3 V供电，差分LVPECL电平输入和输出，发射和接纳部分彼此独立。发射部分差分输入阻抗100 Ω，传输光信号波长1310nm。光发射器电路图如图3所示。发射的差分数据接到FPGA的专用收发器的发射管脚G4和G5上，操控引脚直接接到一般L／O管脚，并经过上拉电阻接到电源。
2．2 接纳端电路规划
接纳端FPGA也选用Altera公司的Arria GX系列芯片EP1AGX20CF48416。光收发模块仍选用MXP-243S-X型光收发器。电路衔接只需将图3中的RD+、RD-端口直接接到光收发器TLK1501。
为了与下级体系匹配，规划串行收发器选用TI公司的TLK1501，支撑最高1．2 Gbit·s-1的数据带宽。其内部集成有8 B／10 B编码器、并串转化器、差分输入输出接口、8 B／10 B解码器、串并转化器、时钟办理模块等。内部有自检环路，可方便地进行自检，并集成信号丢掉检测，支撑热拔插，其电路如图4所示。
R201，R202，R204，R205为50Ω匹配电阻，R203为参阅电阻200Ω，R206和R207供给终端匹配所需求的偏置电压。
3 软件规划
规划选用自顶向下的模块化规划办法，用Verilog硬件言语编程，完结FPGA对光纤接口处芯片、A／D和 D／A转化器等外围电路的操控。
3．1 发送端FPGA程序规划
发送端FPGA逻辑规划首要包含采样存储逻辑、校验、成帧及编码逻辑和光发送器接口逻辑。
3．1．1 采样存储逻辑
采样存储逻辑完结数据的收集以及实时存储。其逻辑方式及原理框图如图5所示。
AT84AS001是ADC芯片。输入的差分数据直接接到FPGA的专用差分引脚。收集存储操控逻辑包含LVDS接纳以及数据重组等模块，经过LVDS接纳器将双沿时钟变为单沿，数据重组模块进行数据从头排序，复原原始数据流。最终在FIFO中进行缓存。
3．1．2 校验、成帧及编码逻辑
校验、成帧及编码逻辑完结数据格式转化，将处理后的数据进行CRC编码、成帧、8B／10B编码和并串转化。算法流程如图6所示。
3．1．3 光发送器接口逻辑
光发送器接口逻辑完结帧数据到高速串行数据流的转化。直接运用FPGA内部的专用收发器，其结构如图7所示。
帧数据首要南发射相位补偿FIFO模块进行相位补偿，抵消时钟相位差，然后经过字节串行器将数据转化为8位，接着进行8B／10B编码，并由串行器转化为高速数据流，由专用差分输出口输出。
3．2 接纳端FPGA程序规划
发送端FPGA逻辑规划首要包含光接纳器接口逻辑和解码、解帧及校验逻辑。
3．2．1 光接纳器接口逻辑
TLK1501有一个状况机，担任监测不同的作业状况，即同步捕获形式、同步形式和误码检测形式。上电或复位后，状况机进入同步捕获形式，当接纳到3个接连的IDLE码或载波扩展码或1个有用数据或过错延时，即进入同步形式。在同步形式下进行数据的正常接纳与发送。在这个形式下，TLK1501接纳到一个无效代码，状况机当即进入误码检测形式。检测形式收到4个接连无效代码时，TLK1501当即从头进入捕获形式。TLK1501同步状况机如图8所示。
光接纳器接口逻辑完结高速串行数据流到低速并行数据的转化。运用串行收发器TLK1501，其结构框图如图9所示。
由专用差分端口输入的高速数据经时钟康复单元进行时钟康复，串并转化后进行10B／8B解码，最终传给FPGA进行解帧操作。
3．2．2 解码、解帧及校验逻辑
解码、解帧及校验逻辑完结数据格式转化，将接纳到的数据进行10B／8B解码、解帧和CRC校验，取得有用数据。算法流程如图10所示。
4 试验仿真及波形
图11是TLK1501安稳传输数据作用。由图能够看出，TLK1501完结了实时安稳传输数据。
图12是数据收发误码测验的仿真波形图。data_all是到当时时钟停止已测验的数据总量，data_err是到当时时钟停止传输过错的数据总量，能够看出，在传输了百亿个数据后，误码仍为零。
5 结束语
研讨规划了一种依据FPGA和光纤通讯的高速数字信号传输计划。试验结果表明，该计划完结了高速数字信号的实时传输，具有信号传输误码率低、体系作业功能安稳、抗干扰性强的长处，因为实际需求，体系在接纳端选用TLK1501，这就约束了光纤传输的速率，若选用FPGA内部的光纤收发模块，则可进一步进步传输速率。
