跳频通讯体系作为扩频通讯体系中的一种重要类型，以其超卓的抗远近效应、抗干扰才能，在军用、民用通讯范畴得到了广泛应用。跳频通讯方法是指载波受一伪随机码的操控, 不断地、随机地跳变，可当作载波依照必定规则改动的多频频移键控(MFSK)。跳频通讯的频率受伪随机码操控不断跳变，跳频图画能够设置几千甚至上万个，收发两头只需跳频图画一起，跳频时刻同步，就可在信息传输进程中不断跳变空间频率信道，完结跳频通讯。
近年来跟着半导体工艺和核算机技能的开展，dsp（Digital Signal Processor）、FPGA（Field Programmable Gates Array）等现代信号处理芯片越来越老练和遍及运用，曾经只能理论研讨的跳频技能有了完结的或许。
1 依据FPGA/dsp的跳频体系硬件架构
本跳频通讯体系的发射体系如图1。信源信息进入dsp进行信道编码；随后dsp依据编码成果使能FPGA操控DDS在中频段发生跳频信号；最终混频器把信号频率搬移到射频上，经过高频扩大器扩大后发射。
接纳体系如图2。天线将接纳到的信号经过高频扩大器扩大后，与榜首本振混频，发生榜首中频信号；DDS受dsp操控，作为第二本振，与接纳到的跳频信号按相同规则跳频（但频率相差一个中频），至此得到了固定中频，完结解跳；随后，对信号进行中频采样，在数字域中使用正交NCO（NCO坐落FPGA中，受dsp操控）完结数字解调；得到的成果在dsp中进行信道解码，康复原始信息，送到信宿。
能够看到本跳频体系中，FPGA是硬件逻辑的载体，完结基带信号采样后的混频、滤波等操作及对DDS、ADC等外部逻辑的操控；dsp操控FPGA内部逻辑以及DDS、ADC等逻辑单元完结跳频通讯体系基带部分的发射与接纳及其一系列核算使命；高精度时钟源为整个体系供给时刻基准，经过dsp、FPGA、DDS等器材内部锁相环倍频，为各器材供给主时钟。
2 dsp与FPGA之间的数据通讯规划
dsp与FPGA之间的接口如图3所示。
FPGA上的逻辑规划选用了OnChipBus+UserLogic的SOPC规划思维。其间OnChipBus选用Avalon总线。Avalon交流结构是Altera公司提出的一种在可编程片上体系中连接片上处理器和各种外设的互联组织，是一种同步总线，包含完善的总线裁定逻辑，并针对本身产品进行逻辑优化，特别合适用在Altera FPGA上。可是，Avalon总线与C54x系列dsp的外部存储器异步接口时序不兼容，为此，规划了Bus Bridge模块，一边是dsp EMIF的Slave Interface，连接到dsp的EMIF，映射到dsp IO空间；另一边是Avalon总线的Master Interface，连接到Avalon总线，然后完结两种总线间数据的通明传输。
FPGA的内部逻辑选用了模块化的规划思维，每个Logic都包含AvalonSlaveInterface、RegisterFile和UserLogic三部分。其间， AvalonSlaveInterface是AvalonBus的从接口逻辑；RegisterFile是寄存器组逻辑，经过Avalone总线映射到dsp相应的IO地址空间；UserLogic用于完结用户逻辑，其功用彻底由RegisterFile的内容决议。各个模块独立作业，模块之间的通讯经过片上总线进行，增加了规划的灵敏性，便于保护和扩展，并能够使用SOPC Builder东西完结体系的集成。
3 依据dsp/FPGA的跳频体系基带部分要害模块规划
3.1 跳频器规划
本规划选用DDS作为跳频器。DDS能够视为由NCO和高速DAC构成。NCO决议了DDS输出信号的频率规模、分辨率和相位分辨率等参数，它主要由相位累加器、相位偏移加法器和余弦表构成。其详细完结如图4。
为了习惯杂乱的数字接口，在FPGA中规划了DDS Controller逻辑，完结了对一切时序和数据格式的转化。dsp仅经过读写DDS Controller中的几个寄存器就能够完结对DDS的一切操作。DDS的输出端选用了互补电流输出，经过变压器耦兼并经过低通滤波器后得到基频信号。
3.2 调制解调FPGA逻辑规划
本体系选用了2FSK调制方法。2FSK调制实际上便是依据二进制码流的极性输出频率f0(频点0)或频率f1(频点1)，跳频通讯体系依据跳频图画决议载波频率，但归根到底便是改动DDS的输出信号频率。
本规划选用了相干解调方法，图5给出FPGA的正交NCO相干解调逻辑图。
图5中ACC为32bit相位累加器，Sub32供给π/2的相位平移得到Q支路的波表地址，Lanch32的作用是使相位累加器的输出成果延时一个时钟周期，坚持I、Q支路严厉同步，因为Sub32的运算会使Q支路延时一个时钟周期。双口ROM存储余弦表，一起发生I支路和Q支路的波形。
正交NCO、数字混频器、低通滤波和采样调整模块一起构成了解调单元DeModulationLogic。
DeModulationLogic在FPGA体系中的方位如图6所示。
3.3 跳频序列的dsp操控规划
跳频序列是决议跳频通讯体系跳频图画的伪随机序列。对跳频序列的要求是循环周期长、最小码距大、随机性强等。本规划选用了理论研讨最齐备、易于发生的m序列作为跳频序列，在dsp中经过软件完结对偶频带法对最小跳频距离的操控，dsp判别相邻两次生成的m序列的码距是否契合要求。若不契合最小码距的要求，则跳到此次生成码的对偶频道上去。如图7所示。
3.4 同步规划
同步是跳频通讯体系的核心技能。跳频通讯体系的同步包含载波同步、位同步和帧同步（跳频图画同步）。
因为本规划选用2FSK调制解调方法，所以仅需求接纳端供给一个与所接纳到的载波信号同频的本地载波信号即可，因此能够不进行载波盯梢，直接经过设置频率合成器的频率操控字完结收发同频即可完结载波同步。
位同步是以解调电路为根底的。因为码速率较高，位同步运算大都在FPGA中经过硬件完结。
图8(a)是没有同步时的示波器波形图，图8(b)是同步后的示波器波形图。通道一（上方）是发送端的发送脉冲，通道二（下方）是接纳端的位同步脉冲。位同步往后，接纳端的位同步脉冲和发射端的发射脉冲彻底对齐，动摇规模不超越1μs, 最大偏移不超越码元宽度的4％。图中，时刻：5μs/格；电压2V/格(上)；电压2V/格(下)。
跳频图画同步是跳频通讯体系中特有的同步概念，它是指接纳方的跳频图画与发射方跳频图画坚持一起的进程或状况。在跳频通讯体系中，帧同步和跳频图画同步概念相似，有时候不加区分, 本规划选用13位巴克码{1，1，1，1，1，-1，-1，1，1，-1，1，-1，1}作为帧同步信号。图9是FPGA中信号跳频图画同步示意图。
最上方信号是发射端跳频序列的波形；中心信号是接纳端跳频序列的波形；最下方是帧同步信号。当识别到巴克码时，帧同步信号呈现一负脉冲，完结接纳端调频序列发生器反应系数和初始相位的加载。从图9中可知：(1)接纳端跳频序列与发射端跳频序列改动规则一起，跳频图画同步成功；(2)最小码距满足要求，经过对偶频带法得到宽距离跳频序列成功。
本文对跳频通讯技能及基带各要害模块进行了深入探讨和剖析，给出了高速跳频通讯体系的体系规划，并经过软件无线电技能对其进行完结。
体系以TI公司dsp为中心操控单元，Altera公司的FPGA为硬件逻辑渠道，AD公司的DDS为频率合成器，选用2FSK调制解调方法，超前滞后支路的位同步方法，TOD跳频图画同步方法，以m序列作为跳频序列，辅佐对偶跳频距离操控手法，完结了高速、宽距离跳频通讯体系。体系到达40kbps的跳频速度，1 024个跳频频道，108M～189.84MHz的跳频带宽，400kHz的最小跳频距离，小于0.5s的入网时刻以及小于30s的同步最大时差。
本高速跳频通讯体系与同类体系比较最大的优势体现在它40kbps的超高速跳频速率和近百兆的跳频带宽上。经过与国表里相似体系进行比较，40kbps的跳频速率处于技能抢先方位。各要害模块功能优秀，接口一起且作业安稳，能够灵敏组合成多种数字通讯体系的基带部分。信任本文对往后数字通讯体系基带部分的研讨和完结具有很强的学习含义。
