多种趋势正在将FPGA面向两条天壤之别的开展路途。
在第一条路上，FPGA不断优化，首要用于加快数据中心工作负载。 数据中心是大型供货商重视的下一个“圣杯”。
在另一条开展路途上，有传统的FPGA网络商场、蜂窝基站、国防、商用航空、工业4.0和医疗。 在这些运用领域，许多工程师以为他们正在被扔掉。 他们面对的开展应战与大型供货商重视的数据中心焦点天壤之别。 规划人员面对着越来越难以平衡的行为，由于他们企图在不献身功用和安全性的情况下，完成低功耗和低本钱。
要想完成这种平衡，就需求以新的办法来看待FPGA，选用新的工艺技能挑选、结构规划、收发器战略和内置的安全措施。这孕育出了一类新的、中等规划的FPGA，为传统FPGA开发人员供给了新的功用。
新的工艺技能挑选
下降功耗一起优化中等规划FPGA本钱的一种办法是：运用新的工艺技能。 例如，在28nm技能节点上运用Silicon-Oxide-Nitride-Silicon（SONOS）非易失性（NV）技能，其与相同或更小节点上的根据SRAM的FPGA比较，具有更低的功耗优势。 运用65nm及以上浮栅NV技能的上一代非易失性FPGA比SONOS贵重。 鉴于起浮栅极技能需求17.5 V来编程运用耗费很多芯片面积的大型电荷泵，SONOS技能只需求7.5 V编程，因而电荷泵可以更小。 这项技能可以缩小芯片尺寸，并有助于供给更具本钱效益的器材。
SONOS技能经过运用具有非导电氮化物电介质层（Si3N4）作为电荷存储单元的单个多晶硅晶体管堆叠（见图1）来完成这些优势。 运用这种办法，在底部氧化物中或许存在的任何缺点邻近，只要十分少数的电荷将丢失。
由于贮存的电荷在绝缘氮化物层中不行移动，所以大部分贮存的电荷依然坚持原样，完好无缺。 与浮栅技能比较，可以运用更薄的底部氧化物，而且可以用更低的编程电压（〜7.5 V）和更小的电荷泵进行编程。与SRAM存储单元比较，运用SONOS所需的晶体管数量更少。
图1：SONOS技能。 （来历：Microsemi）
SONOS技能经过运用包括N通道和P通道NV器材的推挽式单元来进步可靠性。 NV器材不处于数据途径，仅用于操控用作数据途径开关的规范晶体管。 这供给了很大的功用优势，由于NV器材阈值电压（Vt）的任何改动都不会改动开关电导。设备互动的办法充当了内置的准冗余，可避免产品在运用期间的功用下降。
功耗也会下降。 首要，SONOS NV FPGA装备单元启用两种不同的可编程“装备”状况，操控FPGA数据信号途径，关断和敞开时优化开关器材以供给比规范晶体管低得多的漏电。 其次，SONOS技能可以将器材置于一种状况：将电源电压封闭至FPGA逻辑模块中的装备存储器，一起将用户的状况保存在低功耗锁存器中。 这下降了约三分之二的待机功耗。
SONOS还有两个重要的优势。 首要是“即时开”功用：由于FPGA逻辑装备单元在掉电后坚持其状况，所以当电源回来时不需求从头加载FPGA规划代码，也不需求外部引导PROM。其次，与根据SRAM的FPGA中的装备存储器不同，该器材可由于中子炮击而翻转状况，SONOS器材的FPGA逻辑装备不受SEU影响。 SONOS NV电荷存储在氮化物电介质中，不容易遭到中子炮击带来的电荷丢失。
新的结构规划
另一种进步中等规划FPGA功用的办法是：改动可编程逻辑结构。 这使得器材可以满意干流功用要求，一起，静态功耗仅为SRAM FPGA的十分之一，以及总功耗的一半。
功耗和功用需求权衡考量。 例如，6输入LUT可供给一些速度优势，但4输入LUT是现代工艺技能中功率和本钱优化FPGA的更好挑选。 一起，跟着工艺技能从65nm开展到28nm及以上，由于金属线和通孔电阻的缩放差，布线的推迟已成为逻辑推迟的主导要素。 拓展金属线会增加芯片面积和本钱。 因而，跟着每一代后续的工艺技能的开展，集群间（inter-cluster）推迟将成为要害途径的首要问题，6输入LUT的速度优势将会削弱。 保证相邻LUT之间的快速直连可以削减集群内推迟，尤其是与先进的归纳和布局算法相结合。 某些逻辑功用（如MUX树）会从直连中获益良多。
为了取得最佳作用，应该细心优化FPGA系列的功耗功用折衷方案，以便中心逻辑电源电压略低于其制作进程的标称电压。 在28nm SONOS器材中，这意味着优化1.0V中心逻辑电源电压，在需求额定速度时可挑选运用完好的1.05 V电源。
FPGA架构的终究一块是数学模块，它应该支撑18位乘法累加操作。 经过供给具有完好19位成果和输入值级联链的预加法器，并经过保证数学模块支撑准确的9位操作，包括9&TImes;9点积形式。 后者十分合适用于图画处理和卷积神经网络（CNN）。
FPGA收发器
收发器在优化FPGA本钱，功耗和功用要求方面发挥着重要作用。 许多运用需求高达24个高速全双工收发器通道。 他们还需求SerDes收发器，可以支撑250 Mbps到12.7 Gbps的波特率，以掩盖全系列的SDI，高达10Gbps的以太网，JESD204B转换器和其他运用。 优化收发器的一个首要优势在于下降从高端FPGA调整的更高速SerDes的功用，由于与降级的SerDes办法比较，它在一切波特率下的功耗都要低得多。
多种架构挑选有助于下降FPGA收发器功耗，从运用半速率架构完成收发器到运用高度同享的传输PLL架构。 抱负情况下，FPGA应该具有1~6个四通道收发器，最多可以有24个SerDes通道。 许多均衡功用答应更长间隔，并在印刷电路板和背板中运用低本钱资料。 特别的锁相环（PLL）特性可为用户供给更多灵敏性，从更灵敏的时钟和波特率挑选到简化的radiated-emission要求，以及更高的带宽选项。
调试和测验也很重要，包括内置伪随机二进制序列（PRBS）发生器和检测器的可用性以及支撑非直流耦合信号的IEEE 1149.6“AC JTAG”。 包括带调试软件支撑的内置眼图监视器，规划人员无需示波器即可调试SerDes。 人们可以实时优化DFE和CTLE参数，并调用终究产品的抱负设置（参见图2）。
图2：SerDes眼图监视器智能调试软件
处理安全应战
现在，规划的安全性存在许多要挟。 从用户规划IP到制作进程的一切内容都或许遭到影响。
要害的安全技能和功用包括可信赖的硬件roots，强壮的加密技能以及每个阶段的尖端密钥办理，以及内置被迫和自动对策以避免篡改的设备。 图3显现了运用仅有序列号、密钥和X.509公钥证书进行安全FPGA装备的最佳完成办法。
图3：设备证书信赖链
有了这些组件，就可以处理规划和数据安全问题。 规划安全性要求FPGA运用制作商供给的密钥和证书，以及其他技能（从专利的差分功耗剖析（DPA）对策到避免侧向信道进犯的技能），以维护用户的IP。 另一种进步规划安全性的办法是运用物理不行克隆功用（PUF）技能来生成硬件固有密钥。
数据安全性要求运用专用于中心NIST认证的FPGA用户的加密处理器，以完成许多最常用的加密算法，如AES，SHA 2，ECC，RSA和DH，并包括加密级TRNG。 与向FPGA架构增加加快器比较，用户加密处理器适用于许多运用，然后下降本钱（面积、功耗和其它相关）。
商场对需求本钱优化的中等规划FPGA的需求不断增加，在通讯、国防和工业商场，对密度高达500K逻辑单元（LE）的情况下，要求功率密度明显下降。 一个新的开展路线图现已呈现，它将新的工艺技能和结构规划与重要的收发器改动和安全特性相结合，使FPGA可以处理干流运用的本钱、功耗、功用和安全要求，一起供给非易失性技能的一切优势。
