本文介绍一下xilinx的开发软件 vivado 的仿真形式， vivado的仿真暂分为五种仿真形式。
分别为：
1. run behavioral simulaTIon—–行为级仿真，行为等级的仿真一般也说功用仿真。
2. post-synthesis funcTIon simulaTIon—–归纳后的功用仿真。
3. post-synthesis TIming simulation—–归纳后带时序信息的仿真，归纳后带时序信息的仿真比较接近于实在的时序。
4. post-implementation function simulation—–布线后的功用仿真。
5. post-implementation timing simulation—–（布局布线后的仿真） 履行后的时序仿真，该仿真时最接近实在的时序波形。
下面小编来具体介绍一下不同仿真形式的差异。
数字电路规划中一般包含3个大的阶段：源代码输入、归纳和完结，而电路仿真的切入点也根本与这些阶段相吻合，依据适用的规划阶段的不同仿真可以分为RTL行为级仿真、归纳后门级功用仿真和时序仿真。这种仿真概括的模型不只合适FPGA/CPLD规划，相同合适IC规划。
一、RTL行为级仿真
在大部分规划中履行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来查看代码中的语法错误以及代码行为的正确性，其间不包含延时信息。假如没有实例化一些与器材相关的特别底层元件的话，这个阶段的仿真也可以做到与器材无关。因此在规划的初期阶段不运用特别底层元件即可以进步代码的可读性、可维护性，又可以进步仿真功率，且简单被重用。（绝大部分规划人员将这个阶段的仿真叫功用仿真！）
二、归纳后门级功用仿真 （前仿真）
一般在规划流程中的第二个仿真是归纳后门级功用仿真。绝大多数的归纳东西除了可以输出一个标准网表文件以外，还可以输出Verilog或许VHDL网表，其间标准网表文件是用来在各个东西之间传递规划数据的，并不能用来做仿真运用，而输出的Verilog或许VHDL网表可以用来仿真，之所以叫门级仿真是因为归纳东西给出的仿真网表已经是与生产厂家的器材的底层元件模型对应起来了，所以为了进行归纳后仿真有必要在仿真过程中参加厂家的器材库，对仿真器进行一些必要的装备，否则仿真器并不知道其间的底层元件，无法进行仿真。Xilinx公司的集成开发环境ISE中并不支撑归纳后仿真，而是运用映射前门级仿真替代，关于Xilinx开发环境来说，这两个仿真之间差异很小。
三、时序仿真 （后仿真）
在规划流程中的最终一个仿真是时序仿真。在规划布局布线完结今后可以供给一个时序仿真模型，这种模型中也包含了器材的一些信息，一起还会供给一个SDF时序标示文件（Standard Delay format Timing Anotation）。SDF时序标示开始运用在Verilog言语的规划中，现在VHDL言语的规划中也引用了这个概念。关于一般的规划者来说并不需知道SDF。
总结
行为级仿真时有必要的，可以保证你所规划功用是正确的，归纳后时序仿真是有必要的，可以扫除大部分的时序问题，至于后仿真，只能是处理疑难杂症时再采纳的大招，十分费时间，一般不主张做后仿真。
