如图2.7所示，抱负的时钟模型是一个占空比为50%且周期固定的方波。为一个时钟周期，为高脉冲宽度，为低脉冲宽度，=+。一般情况下，FPGA器材内部的逻辑会在每个时钟周期的上升沿履行一次数据的输入和输出处理，而在两个时钟上升沿的闲暇时间里，则可以用于履行各式各样杂乱的处理。而一个比较耗时的杂乱运算进程，往往无法一个时钟周期完结，便可以切割成几个耗时较小的运算，然后在数个时钟上升沿后输出终究的运算成果。时钟信号的引进，不只让一切的数字运算进程变成“可量化”的，并且也可以将各种不相关的操作进程同步到一个节拍上协同作业。
图2.7 抱负时钟波形
FPGA器材的时钟信号源一般来自外部，咱们一般运用晶体振荡器（简称晶振）发生时钟信号。当然了，一些规划较大的FPGA器材内部都会有可以对时钟信号进行倍频或分频的专用时钟办理模块，如PLL或DLL。由于FPGA器材内部运用的时钟信号往往不只是供应单个寄存器运用，由于在实践运用中，成百上千乃至更多的寄存器很或许共用一个时钟源，那么从时钟源到不同寄存器间的延时也或许存在较大误差（咱们一般称为时钟网络延时），而咱们知道，这个时间差过大是很要命的。因而，FPGA器材内部规划了一些称之为“大局时钟网络”的走线池。经过这种专用时钟网络走线，同一时钟抵达不同寄存器的时间差可以被操控到很小的规模内。而咱们又如何能保证输入的时钟信号可以走“大局时钟网络”呢？有多种方法，关于外部输入的时钟信号，只要将晶振发生的时钟信号衔接到“大局时钟专用引脚”上；而关于FPGA内部的高扇出操控信号，一般工具软件会自动识别此类信号，将其默许衔接到“大局时钟网络”上，而规划者若是不放心，也可经过编译陈述进行检查，乃至可以手动增加这类信号。关于时钟电路的规划和选型，有如下几个根本事项需求考虑：
● 体系运转的时钟频率是多少？（或许有多个时钟）
● 是否有内部的时钟办理单元可用（一般是有）？它的输入频率规模（需求检查器材手册进行承认）？
● 尽或许挑选专用的时钟输入引脚。
关于FPGA时钟电路的PCBLayout规划，一般需求遵从以下的准则。
● 时钟晶振源应该尽或许放在与其衔接的FPGA时钟专用引脚的接近方位。
● 时钟线尽或许走直线。假如无法防止转弯走线，运用45度线，尽量防止T型走线和直角走线。
● 不必一起在多个信号层走时钟线。
● 时钟走线不要运用过孔，由于过孔会导致阻抗改变及反射。
● 接近外层的地层可以最小化噪声。假如运用内层走时钟线，要有杰出的参阅平面，且走带状线。
● 时钟信号应该有终端匹配电路，以最小化反射。
● 尽或许运用点到点的时钟走线。
● 如图2.8所示，关于时钟差分对的走线，有必要严厉依照D>2S规矩，以最小化相邻差分对间的串扰。
图2.8 时钟差分对的距离
● 保证整个差分对在整个走线进程中的线距离稳定。
● 保证差分对的走线等长，以最小化偏斜和相移。
● 同一网络走线进程中防止运用多个过孔，以保证阻抗匹配和更低的感抗。
● 高频的时钟和USB差分信号对走线尽或许短。
● 高频时钟或周期性信号尽或许远离高速差分对以及任何引出的衔接器（例如I/O衔接器、操控和数据衔接器或电源衔接器）。
● 应当保证一切走线有继续的地和电源参阅平面。
● 为了最小化串扰，尽量缩短高频时钟或周期性信号与高速信号并行走线的长度。引荐的最小距离是3倍的时钟信号与最近参阅面距离。
● 当一个时钟驱动多个负载时，运用低阻抗传输线以保证信号经过传输线。
● 信号换层时运用回路过孔。
同步时钟的延时应该与数据相匹配。保证时钟与同步数据总线在同一层走线，以最小化不同层之间的传输速率差异。
