上一篇中说到了SLICEL和SLICEM都可用作ROM，后者还能够作为分布式RAM（Distribute RAM，DRAM）。本篇首要总结的是块状Memory（Block Memory），实际上便是FPGA内部独立于逻辑单元的专用存储器，更像是一种硬核。
1. 根本结构
如下图所示，一个Block Memory的巨细为36KB（RAMB36E1），由两个独立的18KB BRAM（Block RAM，RAMB18E1）组成。因而一个36K的Block Memory可装备成4中景象：
悉数用于装备成36KB的BRAM；
悉数用于装备成36KB的FIFO；
装备成18KB的BRAM和18KB的BRAM；
装备成18KB的BRAM和18KB的FIFO；
为什么不能装备成两个18KB的FIFO呢？因为一个Block Momery中心有一个叫FIFO Logic的结构，它用于生成FIFO操控信号，包含读/写地址等，因为它只要1个且不能同享，所以最多只能装备一个FIFO。
2. BRAM与DRAM的比较
简略的来说，BRAM便是一块固定存储功用的硬核，而DRAM是由一堆SLICE拼接成，完成存储功用的单元。
虽然BRAM可支撑更多功用，但并不标明BRAM在任何场合都具有优势。两者的运用总结如下：
1. BRAM必定需求时钟；DRAM可所以纯组合逻辑，即给地址立刻出数据（当然上篇说了，为了进步功能，在读出的时分加上触发器更好）；
2. BRAM有着较大的存储空间；而DRAM完成大的存储空间会耗费许多LUT资源；
较大的存储运用，主张用BRAM；零散的小RAM，一般就用DRAM。但这仅仅个一般准则，具体的运用得看整个规划中资源的冗余度和功能要求。
3. BRAM的特色
当Block Memory装备成RAM时，有三种作业形式：
读优先
写优先
坚持形式
三种形式表现了当对RAM中同一地址一起进行读操作和写操作时的不同。简略的说，当一起对RAM中的同一地址进行读写时，读优先形式将读出该地址内原有的数据，写优先形式将读出当时写入该地址的数据（留意断句，意思是最终会读出的数据是先写入的数据），坚持形式则坚持之前读出的数据不变。
4. Block Memory的运用
4.1 装备为RAM或ROM
在Vivado的“IP catalog”中查找“RAM”，会呈现如下成果，能够看到想要生成RAM或ROM，能够挑选Distributed Memory或Block Memory，即上面说到的分布式和块状存储单元。
挑选“Block Memory Generator”，能够看到块存储单元能够用作RAM或ROM，具体装备就不具体展开了。
值得一提的是，在“Port A Options”选项卡中，有个Output Registers栏，能够挑选PrimiTIve Output Register和Core Output Register。其间前者坐落BRAM内部，后者为CLB中的触发器。值得留意的是，在这里这两个触发器只支撑同步高有用复位。这两个触发器可大大下降时钟到输出的推迟，在高速规划中，这两个触发器都运用，运用之后读操作的latency会增大为3个时钟周期。
4.2. 装备为FIFO
Block Memory中的BRAM还可装备为FIFO（同步或异步），一起供给专用的FIFO Logic用于生成FIFO的操控信号和状况信号。运用专用的FIFO Logic的FIFO称为build-in FIFO。Vivado供给了IP:FIFO Generator，即能够将BRAM装备为build-in FIFO，也能够选用CLB资源生成FIFO操控逻辑，并结合BRAM构成FIFO。
关于7系列FPGA内部未运用的18KB BRAM，Vivado经过Power GaTIng技能不会对其进行初始化，然后能够有用下降功耗。
