导言
频率源是通讯体系、雷达体系、仪器仪表等现代电子体系的中心部分之一，其功用的好坏直接影响到整个体系的安稳性，现在的频率组成办法有多种，其间，运用广泛的有直接数字频率组成技能（Direct Digital Synthesis，DDS）和锁相式频率组成器（Phase Locked Loop，PLL）两种，但二者又有各自的优缺点。DDS具有较高的频率精度和杂散按捺，但宽频带是其完成难点；而PLL具有较高的频率输出带宽，可是输出频率不可避免的相位噪声和杂散是其缺点。本文论说的宽带步进频率信号源规划结合了二者的优势，可以发生低噪声杂散而且高输出带宽的信号。
因为近些年来，宽带步进频率信号以其共同的优势在通讯和臂达体系中得到了广泛的运用，因而，本文要点评论LS波段宽带步进频率信号源规划办法，考虑到FPGA具有较高的体系集成和时序操控功用，规划选用Xilinx公司的spartan3系列FPGA进行频率源模块的装备和操控，使频率源输出的频率可以满意规划要求。
1 频率组成器的作业原理
频率组成器芯片选用ADI公司的宽带频率组成器芯片ADF4350。该芯片是一款内部集成VCO、鉴相器、电荷泵、分频器等的低噪声杂散PLL（锁相环）芯片。VCO基波输出频率规模为2 200～4 400 MHz，支撑小数和整数N分频，运用输出端的1／2／4／8／16分频电路可以发生带宽为137．5～4 400 MHz频段内的恣意频率。片上VCO内核由3个独立的VCO组成，其输出灵敏度为33 MHz／V，每个VCO运用16个堆叠频段，可以仅经过0．5～2．5 V压控规模，便可以操控整个频带的频率输出，该芯片选用5 mm×5 mm封装，具有集成度大、可靠性强、功耗低一级特色。ADF 4350的详细信息见参阅文献。
ADF4350频率组成器的参阅频率fREF由外部供给，该频率经芯片内部R分频器后供给给鉴相器，作为鉴相参阅频率FPFD。射频输出RFOUT的反应频率经内部N分频器后输出的频率为FN，鉴相器将FN与FPFD比较后的相位差转化为与之成份额的脉冲，供给给电荷泵。电荷泵发生带着差错信息的推拉电流，经芯片外部的环路滤波器积分转化成带着相位差信息的调谐电压，调谐片上VCO的压控端，操控并输出相应的频率。片上VCO的输出频率经输出分频器（1／2／4／8／16）电路输出，发生所需射频输出信号：
RFOUT=FPFD×［INT+（FRAC／MOD）］／RFD （1）
其间，INT为芯片内部N分频器的整数分频值，FRAC和MOD分别为N分频器的小数分频系数的分子和分母值，射频输出端分频系数RFD为1／2／4／8／16。因而，经过FPGA装备，有规则的调整鉴相参阅频率FPFD或许内部N分频器的分频值便可以完成宽带步进频率信号源的规划。ADF4350硬件外围原理图如图1所示。
电阻R1用来挑选是否运用ADF4350的快速确定方式，详细阻值依据环路带宽值经过ADIsimPLL仿真东西核算。本体系选用非快速镇定方式，因而实践电路中R1电阻部分为开路。硬件电路的可测性规划可以便利后期的体系硬件调试。考虑到高频信号的电路传输特色，将各电源和首要引脚添加了滤波电容，频率输出端选用双端口差分方式输出，提高了频率输出的抗干扰特性。
2 步进频率源的参数规划
本文评论的宽带步进频率源参数为：作业频段为1．1～2．124 GHz，射频输出步进频率距离为2 MHz，即每个步进周期共输出512个扫描频率值。输出功率可调。单频点相位嗓声优于-90 dBc／Hz@10 kHz，杂散优于-60 dBc。
经过硬件调试发现，每次更新N分频器的分频值发生步进频率，因为分频值的改动差异，导致芯片内部锁相环彻底失锁，一段时刻后再从头康复确定。在此期间，VCO的压控端将呈现较大的颤动，延伸确定时刻，输出杂散严峻，因而本文要点评论以下完成计划。
固定ADF4350内部分频器的值，经过调整FPFD，使射频输出端发生满意要求的宽带步进频率信号。DDS具有极高的频率分辨率和极短的转化时刻，但其作业带宽和输出最高频率受到限制。而锁相频率组成器具有很高的作业频率和带宽，但其转化时刻相对较长。因而本计划将二者结合起来，交融二者优势，便可取得较高功用的频率输出。经过DDS操控改动FPFD发生满意要求的宽带步进频率信号，内部寄存器分频值没有随步进频率的改动而改动，因而镇相环失锁时刻很短，频率输出杂散按捺杰出，满意规划要求。全体完成框图如图2所示。
设定ADF4350频率组成器R分频器中的分频参数为0。鉴相参阅频率等于外部参阅频率即fREF=FPFD。设定体系作业在低噪声方式，射频输出分频器为2分频，反应端设定为VCO基频。本计划选用的DDS芯片为ADI公司的低成本、低相位噪声芯片AD9850，其频率输出核算公式为：
fDDS=（Phase×CLKIN）／232 （2）
其间，Phase为相位累加器的值，CLKIN为DDS参阅输入频率，本文DDS的参阅频率由FPGA内部数字时钟办理单元DCM经6倍频输出供给，为120 MHz。
依据频率输出参数规划要求，设定频率源芯片内部分频器值INT=160，FRAC=0，MOD=20。则由公式（1）
可知：
RFOUT=FPFD×［INT+（FRAC／MOD）］／RFD=FPFD×［160+（0／20）］／2=80FPFD
因而，为了使RFOUT可以输出1．1～2．124 GHz带宽而且以2 MHz为步进的扫描信号，则FPFD相对应的扫描频率规模为：
FPFD=（1．1～2．124）GHz／80=13．75～26．55 MHz步进距离为；△FPFD=2 MHz／80=25 kHz
因为R分频器不参加分频倍频作业，则有fDDS=fREF=FPFD，△fDDS=△FPFD。由公式（2）可知：
综上所述，Phase装备数据应为492 131 669～950261 514，数据更新距离为894 785，将Phase悉数的装备数据运用Matlab软件核算得出，经过FPGA以必定时序装备DDS即可操控ADF4350输出端发生满意要求的宽带步进频率信号。
3 测验成果
ADF4350具有两路射频输出，硬件规划考虑到体系的可扩展性，分别将主输出转化成单端方式，传输至下一级。辅佐射频输出端规划为差分输出方式，便利体系功用扩展。电路选用3．3 V单电源供电，实践PCB如图3所示。
运用示波器测验VCO压控端，在100 kHz环路带宽情况下，10倍电压扩大显现电压颤动如图4所示，测定确定时刻约为12μs。
经过R&S公司FSP频谱分析仪，分别对单频和步进频率进行实践测验。单频点测验经过FPGA编程装备射频输出功率为+1 dBm，测验输出功率与相位噪声，测验成果如表1所列。
测频单点频率输出为1．5 GHz，频谱分析仪的SPAN宽度为50 MHz，输出功率为0．22 dBm，相位噪声为-93．83 dBc@10kHz，测验成果如图5所示。
由FPGA装备，设定每个步进频点的坚持时刻为100 μs，经过频谱分析仪，测验宽带步进频率的功率值，成果如图6所示。
依据测验成果，本计划规划各项目标根本满意规划要求。因为传输线的衰减和反射效果，导致步进频率扫描输出功率不行平稳。本文规划的宽带步进频率源的后级可经过扩展数控衰减器、扩大器、选频滤波器等网络，将有利于调整输出功率的平稳度和带外杂散按捺。
结语
本办法规划的LS波段宽带步进频率信号源结合了DDS和锁相环芯片二者的长处，在FPGA的归纳装备、操控下完成了满意要求的频率源规划要求。假如将VCO的基准电压更新频率按其16堆叠频段设置，即整个频率输出仅更新16次基准电压，那么在单个VCO线性区间，输出频率的安稳时刻将为纳秒级，该办法将在后期的规划中要点研讨。选用本办法规划的宽带步进频率源具有集成度高、频率安稳功用好、电路简略、低功耗等特色。一起，该频率源作为通用电子设备频率源，可经过FPGA装备输出135 MHz～4．4 GHz的带宽输出，具有广泛的工程实用价值。
