数字时序电路中一般用到的触发器有三种：电平触发器、脉冲触发器和边缘触发器。今日给我们介绍一下这三种触发器，话不多说，直接入正题。
1. 电平触发器
如上图所示便是电平触发器的逻辑结构图和图形符号图，只要CLK为高电平的时分才干承受输入信号，并依照输入信号将触发器输出置成相应的输出。它是由一个SR触发器和两个与非门组成，又称为同步SR触发器。
2. 脉冲触发器
如上图所示，脉冲触发器由两个相同的电平触发SR触发器组成，其间左面的SR触发器成为主触发器，右边的称为从触发器，这个电路也称为主从SR触发器（Master-Slave SR Flip-Flop）。脉冲触发器的触发方法分为两步：第一步是在CLK=1时，主触发器接纳输入端的信号，被置成相应状况，从触发器不动。第二步是CLK下降沿来的时分，从触发器依照主触发器的状况翻转。所以，Q和Q‘的输出状况改动发生在CLK的下降沿。它的图形符号如下所示：
3. 边缘触发器
如上图所示是COMOS集成电路中首要选用的边缘触发器电路结构，其实是用两个使用CMOS传输门组成的电平触发D触发器。
当CLK=0时，TG1导通TG2截止，TG3截止TG4导通。
当CLK=1是，TG1截止TG2导通，TG3导通TG4截止.
边缘触发器的的次态仅取决于时钟信号的上升沿或许下降沿抵达时输入的逻辑状况，而在这之前或许之后输入信号的改变都对触发器的输出状况没有影响。
依照逻辑功用的不同特色，一般能够把时钟操控的触发器分为SR触发器，JK触发器，T触发器和D触发器等类型。触发器是数字规划中时序逻辑电路必不可少的单元，它使电路有了回忆功用。时序逻辑电路和组合逻辑电路的合作规划，使得数字电路具有无限的或许！
