布线(Layout)是PCB规划工程师最底子的作业技能之一。走线的好坏将直接影响到整个体系的功能，大多数高速的规划理论也要终究经过 Layout得以完成并验证，由此可见，布线在高速PCB规划中是至关重要的。下面将针对实践布线中或许遇到的一些状况，剖析其合理性，并给出一些比较优 化的走线战略。首要从直角走线，差分走线，蛇形线等三个方面来论述。
1、直角走线
直角走线一般是PCB布线中要求尽量防止的状况，也简直成为衡量布线好坏的规范之一，那么直角走线终究会对信号传输发生多大的影响呢?从原理上说，直角走线会使传输线的线宽发生改变，形成阻抗的不接连。其实不光是直角走线，顿角，锐角走线都或许会形成阻抗改变的状况。
直角走线的对信号的影响便是首要表现在三个方面：一是角落能够等效为传输线上的容性负载，减缓上升时刻;二是阻抗不接连会形成信号的反射;三是直角顶级发生的EMI。
传输线的直角带来的寄生电容能够由下面这个经历公式来核算：
C=61W(Er)[size=1]1/2[/size]/Z0
在 上式中，C便是指角落的等效电容(单位：pF)，W指走线的宽度(单位：inch)，εr指介质的介电常数，Z0便是传输线的特征阻抗。举个比如，关于一 个4Mils的50欧姆传输线(εr为4.3)来说，一个直角带来的电容量大约为0.0101pF，从而能够预算由此引起的上升时刻改变量：
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
经过核算能够看出，直角走线带来的电容效应是极端细小的。
由于直角走线的线宽添加，该处的阻抗将减小，所以会发生必定的信号反射现象，咱们能够依据传输线章节中说到的阻抗核算公式来算出线宽添加后的等效阻抗，然后依据经历公式核算反射系数：
ρ= (Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗改变在7%-20%之间，因此反射系数最大为0.1左右。并且，从下图能够看到，在W/2线长的 时刻内传输线阻抗改变到最小，再经过W/2时刻又康复到正常的阻抗，整个发生阻抗改变的时刻极短，往往在10ps之内，这样快并且细小的改变对一般的信号 传输来说简直是能够疏忽的。
许多人对直角走线都有这样的了解，以为顶级简单发射或接纳电磁波，发生EMI，这也成为许多人以为不能直角走线的理由之一。但是许多实践测验的成果显现，直角走线并不会比直线发生很显着的EMI。或许现在的仪器功能，测验水平限制了测验的准确性，但至少说明晰一个问题，直角走线的辐射现已小于仪器自身的测量误差。
总 的说来，直角走线并不是幻想中的那么可怕。至少在GHz以下的运用中，其发生的任何比如%&&&&&%，反射，EMI等效应在TDR测验中简直表现不出来，高速 PCB规划工程师的要点仍是应该放在布局，电源/地规划，走线规划，过孔等其他方面。当然，虽然直角走线带来的影响不是很严峻，但并不是说咱们今后都能够 走直角线，留意细节是每个优异工程师必备的底子素质，并且，跟着数字电路的飞速发展，PCB工程师处理的信号频率也会不断进步，到10GHz以上的RF设 计范畴，这些小小的直角都或许成为高速问题的要点对象。
2、差分走线
差分信号(Differential Signal)在高速电路规划中的运用越来越广泛，电路中最要害的信号往往都要选用差分结构规划，什么另它这么倍受青睐呢?在PCB规划中又怎么能确保其杰出的功能呢?带着这两个问题，咱们进行下一部分的评论。
何为差分信号?浅显地说，便是驱动端发送两个等值、反相的信号，接纳端经过比较这两个电压的差值来判别逻辑状况“0”仍是“1”。而承载差分信号的那一对走线就称为差分走线。
差分信号和一般的单端信号走线比较，最显着的优势表现在以下三个方面：
a.抗搅扰才能强，由于两根差分走线之间的耦合很好，当外界存在噪声搅扰时，简直是一起被耦合到两条线上，而接纳端关怀的仅仅两信号的差值，所以外界的共模噪声能够被彻底抵消。
b.能有用按捺EMI，相同的道理，由于两根信号的极性相反，他们对外辐射的电磁场能够互相抵消，耦合的越严密，泄放到外界的电磁能量越少。
c. 时序定位准确，由于差分信号的开关改变是坐落两个信号的交点，而不像一般单端信号依托凹凸两个阈值电压判别，因此受工艺，温度的影响小，能下降时序上的误 差，一起也更适合于低起伏信号的电路。现在盛行的LVDS(low voltage differential signaling)便是指这种小振幅差分信号技能。
关于PCB工程师来说，最重视的仍是怎么确保在实践走线中能彻底发挥差分走线的这些优 势。或许只需是触摸过Layout的人都会了解差分走线的一般要求，那便是“等长、等距”。等长是为了确保两个差分信号时刻坚持相反极性，削减共模重量; 等距则首要是为了确保两者差分阻抗共同，削减反射。“尽量挨近准则”有时分也是差分走线的要求之一。但所有这些规矩都不是用来生搬硬套的，不少工程师好像 还不了解高速差分信号传输的实质。下面要点评论一下PCB差分信号规划中几个常见的误区。
误区一：以为差分信号不需要地平面作为回流途径， 或许以为差分走线互相为对方供给回流途径。形成这种误区的原因是被表面现象利诱，或许对高速信号传输的机理知道还不行深化。从图1-8-15的接纳端的结 构能够看到，晶体管Q3,Q4的发射极电流是等值，反向的，他们在接地处的电流正好互相抵消(I1=0)，因此差分电路关于类似地弹以及其它或许存在于电 源和地平面上的噪音信号是不灵敏的。地平面的部分回流抵消并不代表差分电路就不以参阅平面作为信号回来途径，其实在信号回流剖析上，差分走线和一般的单端 走线的机理是共同的，即高频信号总是沿着电感最小的回路进行回流，最大的差异在于差分线除了有对地的耦合之外，还存在互相之间的耦合，哪一种耦合强，那一 种就成为首要的回流通路，图1-8-16是单端信号和差分信号的地磁场散布示意图。
在PCB电路规划中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的仍是对地的耦合，所以差分走线的首要回流途径仍是存在于地平面。当地平面发生不接连的时分，无参阅平面的区域，差分走线之间的耦合才会供给首要的回流通路，见图1-8-17所示。虽然参阅平面的不接连对差分走线的影响没有对一般的单端走线来的严峻，但仍是会下降差分信号的质量，添加EMI，要尽量防止。也有些规划人员以为，能够去掉差分走线下方的参阅平面，以按捺差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗怎么操控?不给共模信号供给地阻抗回路，势必会形成EMI辐射，这种做法弊大于利。
误区二：以为坚持等间隔比匹配线长更重要。在实践的PCB布线中，往往不能一起满意差分规划的要求。由于管脚散布，过孔，以及走线空间等要素存在，有必要经过恰当的绕线才干到达线长匹配的意图，但带来的成果必定是差分对的部分区域无法平行，这时分咱们该怎么取舍呢?鄙人定论之前咱们先看看下面一个仿真成果。
从上面的仿真成果看来，计划1和计划2波形简直是重合的，也便是说，间隔不等形成的影响是微乎其微的，比较较而言，线长不匹配对时序的影响要大得多(计划3)。再从理论剖析来看，间隔不共同虽然会导致差分阻抗发生改变，但由于差分对之间的耦合自身就不显着，所以阻抗改变规模也是很小的，通常在10%以内，只相当于一个过孔形成的反射，这对信号传输不会形成显着的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引进了共模的成分，下降信号的质量，添加了EMI。
能够这么说，PCB差分走线的规划中最重要的规矩便是匹配线长，其它的规矩都能够依据规划要求和实践运用进行灵活处理。
误区三：以为差分走线必定要靠的很近。让差分走线挨近无非是为了增强他们的耦合，既能够进步对噪声的免疫力，还能充沛利用磁场的相反极性来抵消对外界的电 磁搅扰。虽然这种做法在大多数状况下对错常有利的，但不是肯定的，假如能确保让它们得到充沛的屏蔽，不受外界搅扰，那么咱们也就不需要再让经过互相的强耦 合到达抗搅扰和按捺EMI的意图了。怎么才干确保差分走线具有杰出的阻隔和屏蔽呢?增大与其它信号走线的间隔是最底子的途径之一，电磁场能量是跟着间隔呈 平方联系递减的，一般线间隔超越4倍线宽时，它们之间的搅扰就极端弱小了，底子能够疏忽。此外，经过地平面的阻隔也能够起到很好的屏蔽作用，这种结构在高 频的(10G以上)%&&&&&%封装PCB规划中常常会用选用，被称为CPW结构，能够确保严厉的差分阻抗操控(2Z0)，如图1-8-19。
差分走线也能够走在不同的信号层中，但一般不主张这种走法，由于不同的层发生的比如阻抗、过孔的不同会损坏差模传输的作用，引进共模噪声。此外，假如相邻两层耦合不行严密的话，会下降差分走线反抗噪声的才能，但假如能坚持和周围走线恰当的间隔，串扰就不是个问题。在一般频率(GHz以下)，EMI也不会是很严峻的问题，试验标明，相距500Mils的差分走线，在3米之外的辐射能量衰减现已到达60dB，足以满意FCC的电磁辐射规范，所以规划者底子不必过火忧虑差分线耦合不行而形成电磁不兼容问题。
3. 蛇形线
蛇形线是Layout中常常运用的一类走线方法。其首要意图便是为了调理延时，满意体系时序规划要求。规划者首要要有这样的知道：蛇形线会损坏信号质量，改 变传输延时，布线时要尽量防止运用。但实践规划中，为了确保信号有满足的坚持时刻，或许减小同组信号之间的时刻偏移，往往不得不成心进行绕线。
那么，蛇形线对信号传输有什么影响呢?走线时要留意些什么呢?其中最要害的两个参数便是平行耦合长度(Lp)和耦合间隔(S)，如图1-8-21所示。很显着，信号在蛇形走线上传输时，互相平行的线段之间会发生耦合，呈差模方法，S越小，Lp越大，则耦合程度也越大。或许会导致传输延时减小，以及由于串扰而大大下降信号的质量，其机理能够参阅第三章对共模和差模串扰的剖析。
下面是给Layout工程师处理蛇形线时的几点主张：
1. 尽量添加平行线段的间隔(S)，至少大于3H，H指信号走线到参阅平面的间隔。浅显的说便是绕大弯走线，只需S满足大，就简直能彻底防止互相的耦合效应。
2. 减小耦合长度Lp，当两倍的Lp延时挨近或超越信号上升时刻时，发生的串扰将到达饱满。
3. 带状线(Strip-Line)或许埋式微带线(Embedded Micro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip)。理论上，带状线不会由于差模串扰影响传输速率。
4. 高速以及对时序要求较为严厉的信号线，尽量不要走蛇形线，特别不能在小规模内弯曲走线。
5. 能够常常选用恣意视点的蛇形走线，如图1-8-20中的C结构，能有用的削减互相间的耦合。
6. 高速PCB规划中，蛇形线没有所谓滤波或抗搅扰的才能，只或许下降信号质量，所以只作时序匹配之用而无其它意图。
7. 有时能够考虑螺旋走线的方法进行绕线，仿真标明，其作用要优于正常的蛇形走线。
