0 导言
AIS体系是一种船只交通讯息交流体系，船载AIS设备不断发送本身信息，如航向、吨位等，用以领航调度、防止磕碰。跟着海运交易的高速增加，迫切需求树立对大片海域船只动态的实时监控体系，卫星平台因掩盖规模广而受到重视。加拿大等国家相继发射载有AIS信号接纳设备的卫星 。AIS体系选用高斯滤波最小频移键控（Gaussian Filtered Minimum Shift Keying，GMSK）调制，能够经过相干方法或非相干方法解调。相干解调具有较好的抗噪声功能 ，可是需求准确康复载波频率，而载有AIS设备的近地卫星轨迹高度一般在500 km左右，多普勒频移可达±4 kHz，因而准确的载波康复比较困难；非相干解调首要选用鉴频器，从接纳GMSK信号中提取频率的改变信息，因而对频偏不灵敏且结构简略，在许多GMSK移动通讯体系中得到了使用 ，如GSM。现在，AIS接纳机射频端多选用一级或二级下变频计划 ，这种计划使射频前端硬件比较复杂，硬件本钱高。鉴于AIS信号是窄带信号，因而本文规划中对接纳到的射频信号直接带通采样，以简化接纳机硬件结构。
本文首要作业如下：在Xilinx xc4vlx80 FPGA上规划了依据带通采样的AIS非相干解调软件接纳机，规划文件经过归纳映射后下载到FPGA中，以实践AIS信号源作为测验信号，经过嵌入式逻辑剖析东西Chipscope在PC上调查FPGA内部信号来验证规划，并给出了硬件资源耗费。
1 GMSK信号调制和非相干解调原理
AIS信号是GMSK调制信号，其调制和非相干解调进程如图1所示。
发射端比特脉冲为：
比特流d（t）经过带宽时刻积（Bandwidth-TIme product，BT）为BbTb的高斯滤波器进行脉冲成型。Bb为高斯滤波器的3 dB带宽，Tb为比特速率。高斯成型滤波器的冲激响应为：
式中*表明卷积运算。最终经过电压/频率（V/F）转化，构成调频信号并调制到规则频段发射出去。
关于非相干解调的接纳机，首先将接纳信号进行正交下变频，滤除高频重量和带外噪声后得到基带正交信号I（t）、Q（t），再经过下式进行频率/电压（F/V）转化：
2 AIS接纳机的FPGA规划
带通采样AIS非相干接纳机体系结构如图2所示。
2.1 带通采样率
AIS信号有A、B两个发射频点，分别为161.975 MHz和162.025 MHz，数据速率Rb为9.6 kb/s，带宽不超越25 kHz，接纳机射频前端的带通滤波器（Band Pass Filter，BPF）中心频率为162 MHz，带宽为250 kHz，因而可对BPF输出射频信号直接采样。理论上ADC的带通采样频率fS1只需满意下式即可：
式中，B为BPF的带宽，fH为采样信号的最高频率成分，［］表明取不超越该数的最大整数。采样频率越小，对FPGA的处理速度要求就越低。但实践体系中因为BPF过渡带的缓变特性，一些边带噪声不能被彻底按捺，当采样频率过小时，采样得到的信号频谱周期堆叠次数过多，导致更多的噪声叠加到有用信号上。因而，本体系选用的采样时钟频率为fS1=24 MHz。带通采样后AIS信号中心频率fC1可经过下式核算：
2.2 两级数字下变频结构
体系中FPGA和ADC共用时钟源，FPGA体系主频为fSYS=24 MHz。天线接纳的AIS信号经过低噪放和带通滤波，再经过14 bit ADC采样后，输入FPGA。输入FPGA的AIS信号中心频率fC1=6 MHz、采样率fS1=24 MHz、带宽为250 kHz。因为信号带宽远小于采样频率，能够进行下变频和降采样处理，以减轻后级处理压力。首先将采样信号与FPGA内数控振动（NCO）IP核发生的位宽为10 bit、频率fO1=6 MHz的正弦信号进行混频，再经过数据位宽为16 bit、截止频率为100 kHz的51阶低通滤波器，滤除高频成分；再对低通讯号进行48倍降采样，得到的数据速率为500 kHz、中心频率为±25 kHz（A、B两个发射频点）的AIS信号；再将该信号与NCO发生的位宽为10 bit、频率fO2=25 kHz的正弦信号进行混频，再经过数据位宽为16 bit、截止频率为25 kHz的51阶低通滤波器来滤除高频重量，得到包括多普勒频偏（小于4 kHz）的基带正交信号。
选用这种两级下变频的优点，除了能够下降采样速率，减轻FPGA处理压力外，还能够削减逻辑资源耗费。假如对采样率为fS1=24 MHz的信号直接进行正交数字下变频，因为混频后的FIR低通滤波器驱动时钟频率（即体系主频fSYS=24 MHz）和输入滤波器的混频信号数据速率（即采样率为fS1=24 MHz）相同，那么FIR滤波器IP核经过归纳后，需求26个乘法器。而正交下变频需求两个低通滤波器，因而共需求26&TImes;2=52个乘法器；选用两级下变频计划时，一级混频后的滤波器相同需求26个乘法器，降采样后，输入滤波器的混频信号数据速率降为fS2=500 kHz，而驱动时钟不变，仍为fSYS=24 MHz，因而在输入一个数据的周期内，最多能够复用该乘法器fSYS/fS2=48次，大于51阶FIR滤波器所需求的26个乘法器，所以正交下变频后的滤波器经归纳，仅需1个乘法器即可，如图3所示。两级下变频中需求3个低通滤波器（如图2所示），但是需求的乘法器个数仅为26+1&TImes;2=28个。
2.3 数字鉴频以及后检测滤波
对正交下变频得到的基带正交信号进行式（6）所示的数字鉴频操作，提取频率信号。数字鉴频器的硬件首要由延时模块、乘法器、除法器、加法器和减法器构成。因为理论上数字鉴频对错线性操作，对噪声非常灵敏，输出中会包括高频的噪声重量，因而有必要对鉴频器输出进行后检测低通滤波。图4是在MATLAB中，仿真选用不同截止频率的低通滤波器时AIS解调的误码率曲线，横坐标为信号功率和噪声功率比值。由图中能够看出，低通滤波器的截止频率Bo为0.4Rb（Rb为AIS比特速率）时，误码功能最好。因而，FPGA中后检测滤波的带宽设为0.4Rb=0.4&TImes;9.6 kb/s=3.84 kHz。
3 AIS信号解调实践测验
在Xilinx开发环境ISE13.2中规划AIS接纳机各模块，将规划好的模块进行归纳、映射、布局布线，生成下载文件。并调用Chipscope嵌入式逻辑剖析仪IP核，经过JTAG仿真器来衔接FPGA和PC，以便实时调查FPGA内部信号。使用实践AIS信号源作为测验信号，用同轴线将AIS信号源输出衔接到模数转化器AD9246输入，带通采样信号读入FPGA进行解调。调查到各级信号如图5所示。在图5（d）中能够看到A、B两个不同频点AIS信号的24比特位同步序列00110011…0011以及帧开始标志01111110。规划所占用的Slice数为231，仅占总资源数的1%。
4 结束语
本文依据GMSK信号的非相干解调原理，在Xilinx FPGA上规划了带通采样的AIS非相干接纳机，使用AIS窄带信号的特色，选用两级下变频计划，将数据速率降至合理规模，减轻FPGA处理压力，一起也大大削减了低通滤波器对硬件逻辑资源的耗费；在MATLAB中进行了AIS解调的理论仿真，设置了一个最优的数字鉴频后检测滤波器截止频率，以按捺实践环境中的噪声搅扰；最终在硬件体系上对规划的接纳机进行了测验，并调查到解调出的A、B两个频点的基带信号。该规划耗费的逻辑资源不到器材总资源数的1%，能够为AIS接纳机小型化、批量化出产供给参阅。
