在FPGA中，假如要将一个采样率为480MHz，中频频率为302.5MHz的信号变频到零中频的基带信号，要怎么做呢？
首要，480MHz的采样频率，对一个中频频率为302.5MHz的信号采样，只能是带通采样，采样后信号实践频率为177.5MHz，那么要在FPGA顶用DDS发生一个频率为177.5MHz的载波信号，时钟频率至少要是177.5MHz的两倍也便是355MHz，时钟作业频率太高，很简单后边呈现时序问题，这个时分能够测验使用面积换速度的思维，将时钟作业频率下降下来，咱们决议让时钟作业在120MHz，这样比较保险。
假如时钟作业在120MHz，那么最开端480MHz的采样率的信号就要进行串并转化分为4路，每路采样率为120MHz，120MHz的采样率采样一个177.5MHz的中频信号，那么信号频率其实现已变为57.5MHz。所以此刻别离对4路57.5MHz的信号做下变频，但要留意DDS发生信号的初始相位。
原本480MHz的采样率时采样的信号为点为1、2、3、4、5、6、7、8，那么现在对应每一路便是1、5；2、6；3、7；4、8，则DDS发生的4路57.5MHz的信号也要对应。下面详细讲怎样使用FPGA的DDS发生4路对应的载波信号。
那么怎样才能使用120MHz的时钟频率发生一个频率177.5MHz的载波信号呢，120MHz的采样率发生177.5MHz的信号，那么信号频率其实现已变为57.5MHz，4路载波要与前面的信号对应相乘的，那么信号之间的初始相位应当相差多少呢？应当就按480MHz的采样率，发生一个177.5MHz的信号来核算，那么每相邻两个点之间的相位差为：(177.5/480)*2*pi，则在设置FPGA里边的DDS时分，榜首路信号初始相位为0，第二路为(177.5/480)*2*pi，第三路为(177.5/480)*2*pi*2，第四路为(177.5/480)*2*pi*3-2*pi。
然后将上面的4路DDS载波与前面的4路信号别离相乘，然后再使用多项滤波对这4路信号进行4倍抽取，怎么使用多项滤波器进行4倍抽取能够参阅我之前的文章。这样就完结了信号预处理中的下变频和下采样，这也是在FPGA中要完结的最常见的信号处理功用，在这里因为信号采样率过高，不得不选用面积换速度的处理方法来完结此功用。
