针对高速运动渠道弹速补偿的实时性要求，在依据间隔徙动校对（Range Cell Migration CompensaTIon，RCMC） 的思维上提出了一种弹速补偿的FPGA完结办法。将间隔徙动校对的思维用于弹速补偿，提高了相参堆集后的信噪比，并在FPGA中完结硬件完结，仿真试验标明运用FPGA完结弹速补偿办法具有实时性高、处理速度快、精度高级有长处。
高速飞行器具有重要的战略意义和极高的运用价值，其具有全球进犯、机动作战等特色，特别是在长途冲击、快速突防、电子限制、对地侦查和预警等方面极具发展潜力［1］。方针检测功能好坏是完结高速运动飞行器对方针准确冲击的要害。关于高速运动飞行器而言，雷达导引头接收到的各脉冲回波间，因为渠道速度引入了不行疏忽的间隔走动，严峻下降相干堆集后的检测前信噪比，然后直接影响整个雷达导引头的勘探功能，因而有必要对弹速发生的间隔徙动进行补偿。
近年来，现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）技能飞速发展，集成度越来越高，功耗、本钱不断下降，特别是在并行处理、流水线规划、可重构等方面具有绝无仅有的优势，使其逐步在雷达信号处理领域中占有重要方位。本文运用FPGA对间隔徙动校对算法进行了硬件完结，具有实时性高，处理速度快，精度高级特色［2-3］。
1 RCMC算法
弹载雷达弹速补偿办法选用了RCMC的思维，本节将从信号模型的视点对RCMC原理扼要地论述［4］。
假定一弹载雷达发射一串载频为f0，带宽为B，脉冲持续时刻为Tp的线性调频信号，发射的脉冲串信号可表示为：
间隔徙动校对（RCMC）是经过补偿各次脉冲的时刻延迟ΔTI，使得第i（i=2，3，…，N）个脉压输出时域信号峰值方位按第一个脉冲对齐。第i次脉冲的RCMC补偿因子的频域办法可表示为：
综上，只需对间隔紧缩后的回波信号在频域乘以一个间隔徙动校对因子Hi（f），就能够去掉间隔走动效应。所以弹速补偿的完结办法的核心问题便是让硬件来运算式（11）。
2 算法的FPGA完结
因为FPGA在并行处理、流水线规划、可重构等方面的优势，使其相关于DSP等处理器更适合来运算式（11）。详细的完结办法按流程上可分为三步来做，第一步是将时域信号变为频域信号；第二步在频域下乘以Hi（f）；第三步将运算成果逆变为时域信号。明显，第一步和第三步运用FFT和IFFT即可完结，而且FFT和IFFT算法的FPGA完结已很老练，所以完结办法的核心问题便是完结第二步。
在做RCMC之前首要要在FPGA内做数字下变频和脉冲紧缩，因为间隔徙动校对和脉压有严密的互联结构，在硬件规划中，特别是同步规划上，往往要将这两者归纳考虑，所以本规划中将脉压和间隔徙动校对封装在一个模块内。
接下来依照功能来介绍，先对脉冲紧缩进行扼要介绍，再对间隔徙动校对作详细介绍。图1为间隔徙动校对模块的体系框图。RCMC模块的顶层的输入输出很简练，输入输出端口与式（11）、式（16）中的参数的映射联系如表1所示。
2.1 脉冲紧缩的FPGA完结
脉冲紧缩在时域下是回波信号与匹配滤波器的冲击呼应的卷积，而在频域下为乘积运算，便于硬件完结。所以本规划中选用频域下相乘的办法来完结时序脉冲紧缩。
将输入的两路正交回波信号DIN_RE和DIN_IM进行FFT运算，XILINX供给了免费的FFT IP核，所以这儿直接在FPGA工程中调用一个FFT IP。将DVIN与FFT的start引脚衔接，将输入数据DIN_RE、DIN_IM与FFT的xn_re，xn_im衔接。然后将经过FFT运算后的两路频域数据与量化后的匹配滤波系数复乘。匹配滤波系数由MATLAB生成导入FPGA的ROM内。如图1所示，ROM的使能引脚与FFT的输出有用引脚dv衔接，ROM使能之后地址累加1开端输出系数，与FFT输出的数据作同步处理之后输入给复数乘法器，若不作间隔徙动校对将复数乘法器的成果进行逆FFT运算之后便完结了脉冲紧缩。
2.2 间隔徙动校对的FPGA完结
由式（10），可令：
其间，i为脉冲序列数，初始值为1；Tr为慢时刻域下的脉冲重复周期（单位：s）；v为导弹速度（单位：m/s）；c为光速（单位：m/s）；f为单一频点的频率（单位：Hz）；B为脉冲宽度（单位：Hz），这儿取40 MHz；nfft为FFT的字长，这儿取16 384；n为量化后的序列数，初始值为0。
关于FPGA来说，它无法直接核算ejω，而依据欧拉公式可得：
所认为便于FPGA完结能够经过正余弦函数来核算ejω。正余弦函数本文选用查表法的办法来完结，首要由MATLAB生成两组数据，数据值为round（G·cos（k））和round（G·sin（k）），G=8 192，k的取值规模为1:1：1024。G与k的取值与精度要求有关。将生成的这两组数据别离存在两个coe文件中。在FPGA工程中调用两个ROM，将存储深度定为1 024，位宽定为15，将MATLAB生成的两个coe文件导入ROM。如图1所示，再将ROM的使能与FFT IP核的dv引脚衔接，经过核算ROM的地址即可核算得出的ejω的数值。详细核算办法如下。
式中，addr为ROM的地址，ROM的存储深度为1 024，所以sin与cos函数每1 024个数据为一个周期，所以要核算得出cosω与sinω，只需经过乘法器核算出addr，再将addr对1 024取余，即截取addr的低10位，然后接入两个ROM的地址总线引脚，接着把两个ROM输出的数据除以8 192，即截掉低15位，得到cosω与sinω的核算成果。
对式（15）的参数进行收拾，将B、c、nfft等常数合并为系数coe，并取整得：
如图1所示，将两个正余弦ROM的输出与脉压之后频域下的数据作复乘（数据同步之后输入复数乘法器）即可完结ejω的运算，最终再对复乘成果进行逆FFT运算（IFFT IP核的设置与上文的FFT IP核的设置相同），即可得到脉压和间隔徙动校对之后的数据。
3 仿真成果
本节将经过测验和仿真等手法来验证本办法的正确性和硬件体系的功能。
3.1 测验数据
为验证本办法的正确性和可行性，将一组（10个脉冲）下变频之后的回波数据输入FPGA进行运算，在复数乘法器1的输出口和整个体系的输出口设了两个测验点，将这两个测验点的数据保存至txt文件，导入MATLAB，与直接用MATLAB作间隔徙动校对后的数据进行比照。
输入的初始回波数据如图2所示。
第一个测验点数据作折线图，如图3所示。MATLAB的仿真成果如图4所示。
第二个测验点数据作折线图，如图5所示。MATLAB的仿真成果如图6所示。
由上面两图能够看出FPGA运转成果与MATLAB仿真成果十分共同，将测验点2的两个数据做差能够看出差错，如图7所示，能够估算出最大差错为1.5/1 100=0.14%。
3.2 仿真波形
图8是MODELSIM仿真波形，以一个脉冲数据为例，能够看出，从第一个回波数据输入到体系处理完毕后最终一个数据输出，整个体系的处理时刻为493.355 μs，扣除数据传输时刻16 384×5 ns=81.92 μs，体系处理时刻为411.435 μs。
在FFT处理出第一个数据的瞬间，使能信号就会传递给ROM_MATCH和乘法器模块，这些模块便开端进行运算，而且FFT每输出一个数据，这些模块便核算一次，当16 384个数据悉数FFT运算完毕，其他模块也简直一起运算完毕，数据从FFT输出到复数乘法器输出成果延时时刻小于20个时钟周期，本体系的主时钟频率为200 MHz，所以延时时刻小于100 ns，很好地表现了FPGA并行处理和流水线运算的优势，总延时493 ？滋s绝大部分都耗费在了FFT和IFFT运算以及数据传输时刻上。
4 定论
将间隔徙动校对的思维用于弹速补偿，提高了相参堆集后的信噪比，运用FPGA完结间隔徙动校对算法具有实时性高、处理速度快、精度高级特色，为雷达导引头供给了很好的软硬件支撑，提高了雷达导引头的勘探功能。
