导读： 为了习惯机载液晶显现器向低功耗、高集成度开展的趋势,提出了一种依据Zynq可扩展处理渠道的图形生成电路完结办法。
摘要：为了习惯机载液晶显现器向低功耗、高集成度开展的趋势,提出了一种依据Zynq可扩展处理渠道的图形生成电路完结办法。办法以Zynq为中心建立硬件渠道,运用Zynq集成的ARM 处理器履行图形生成算法运算,合作可编程逻辑资源,依照一种三缓冲机制对DDR3SDRAM 帧存数据进行缓冲处理,完结图形的实时生成.选用本规划能够生成多种分辩率的机载图形画面.试验成果表明,当生成分辩率为1024×768的EFIS电子飞翔显现体系画面时,帧率可达74fps,能够满意机载液晶显现器高功用实时显现需求。
1 导言
在飞机座舱显现体系中图形显现占有重要位置[1].主显现器尺度不断加大,分辩率不断进步,并日益朝着大屏幕化、归纳化、信息化和智能化方向开展[2].跟着分辩率的进步,要显现的信息量也大幅添加,座舱图形归纳显现体系是一个对实时性要求很高的体系[3],军用飞机在做战术动作时,画面改换速度快,要求图形的更新速度也有必要很快,至少要比帧或场的改写速度快,才能够防止画面的断续[4G5].选用DSP+FPGA 的图形硬件加快架构,或许运用专用GPU 图形生成芯片,都能够生成高分辩的机载显现器图形,但随之而来的是产品成本的急剧添加以及功耗的不断上升[6].为机载图形显现体系配置更合理的硬件规划和软件架构变得尤为火急。
Xilinx最新渠道Zynq将处理器的软件可编程才能与FPGA 的硬件可编程才能完结完美结合,以低功耗和低成本等体系优势完结杰出的体系功用、灵活性和可扩展性[7].本文提出一种依据Zynq可扩展处理渠道的实时图形生成电路,使用Zynq内部集成的ARM 处理器以及可编程逻辑资源,完结了机载显现器图形画面的实时生成与显现。
2 Zynq简介
2.1 Zynq构成
Zynq构架将内部结构分为处理器体系(ProcessingSystem,PS)与可编程逻辑(ProgrammableLogic,PL)两部分[8].PS部分包含双ARM CortexGA9内核、存储器接口以及通用外设接口等资源.PL部分也即惯例的FPGA,经过PL生成的IP核能够作为ARM 内核的扩展外围设备或许ARM 内核的加快部件.Zynq器材内部结构图如图1所示。
图1 Zynq内部结构图
Zynq架构能够对PL和PS中运转的自定义逻辑和软件方便地进行办理和规划,PS和PL的单芯片归纳使其在I/O 数据带宽、功用耦合、功耗预算等方面的功用体现大大超越了以往ASSP和FPGA 双芯片解决方案。
PS和PL能够经过多种途径完结互联,包含GPIO端口、AXI总线端口、EMIO 端口、中止、DMA 等等.其间AXI总线是ARM 体系中衔接各个模块的首要通道,各个功用部件经过AXI总线完结互联.在PL中能够经过东西主动生成带有AXI接口的IP 核,和PS 端进行高速数据交互。
2.2 DDR Memory操控器
Zynq内部集成的DDR memory操控器支撑DDR2、DDR3、LPDDR2等多种存储器类型,包含了3个首要模块:AXI存储器端接口DDRI、带有传输调度机制的中心操控器DDRC 和物理层操控器DDRP[9].DDRmemory操控器框图如图2所示。
图2 DDR Memory操控器框图
DDRI端口契合AXI总线规范,包含4个64位的同步AXI接口,别离为S0、S1、S2、S3,用于接纳多个AXI主端的拜访恳求,其间S0和S1端口接纳PS部分CPU 的拜访恳求;S2和S3端口接纳PL部分逻辑端的拜访恳求.DDRC对来自多个AXI主端的拜访恳求依照其调度战略进行判决,判决施行的依据是主控端拜访的优先级、等候时长计数器和紧迫信号.DDRP 处理来自于DDRC的读写恳求,并将其转换成契合DDR 存储器时序要求的特定信号。
2.3 AXI VDMA
AXI VDMA 是Xilinx公司开发的一个软核IP,用于在体系存储器和支撑AXI4-Stream 视频类型的方针IP之间供给一个高速的数据存取通道[10].AXI4-Stream 格局数据流不能直接用于驱动显现,还需要将数据流以视频使能信号为界进行切割,合作行场同步信号驱动视频终端显现。
该IP 有两路AXI4-Stream 接口,别离为AXI Memory Map to Stream (MM2S)Stream Master 和AXI4-Stream to Memory Map(S2MM)Stream Slave,其间MM2S为主端口,用于输出转换成AXI4-Stream 格局视频流的体系存储器中数据.S2MM 为从端口,用于接纳AXI4-Stream 格局视频流通换成存储器数据.MM2S和S2MM 互相彼此独立,能够并行一起作业.PS端的处理器可经过AXI4-Lite总线对其内部的寄存器进行拜访以操控VDMA 作业形式、获取VDMA 作业状况。
3 规划完结
3.1 硬件规划
3.1.1 硬件架构
本文经过Zynq完结图形生成与显现功用,原理框图如图3所示,硬件模块首要包含Zynq、DDR3SDRAM、FLASH、双口RAM 等.正常作业时PS中的ARM 内核依据从双口RAM 中接纳到的绘图指令和参数完结绘图算法,将图形数据写入DDR3SDRAM 存储器中.PL 从DDR3中读出图形数据进行显现,并对DDR3SDRAM中的图形数据进行清屏处理。
图3 Zynq图形生成原理框图
3.1.2 Zynq硬件渠道规划
本文经过Xilinx 的ISE14.2 软件集成的XPS开发环境完结Zynq图形生成电路的硬件渠道规划.使用XPS能够快速地对Zynq体系内的各种硬件资源进行定制规划,包含存储器、外设、ARM 处理器、体系IP和用户IP等.Zynq硬件渠道结构图见图4所示.
图4 Zynq硬件结构图
本文在Zynq中的PL 部分应用了VDMA、AXI2XSVI、XSVI2AXI、VTC等几个IP核,其间VDMA 用于从DDR3SDRAM 中读出图形数据,一起向DDR3SDRAM 中写入全零数据以到达清屏意图.AXI2XSVI用于将AXIGStream 数据流用行、场同步信号进行区隔,供外部显现模块进行显现.XSVI2AXI用于将带有行场同步信号的视频数据转换成AXIGStream 数据流.VTC 用于生成体系运转所需时序信号.对VTC依据显现时序进行修正,体系即可发生多种分辩率图形画面。
3.1.3 图形缓冲规划
本文中对DDR3SDRAM 帧存的操作包含3种类型:PS写入、PL读取、PL清零.清零从实质上说也是一种写入操作,写入的是全零数据.读取和写入恳求经过DDR 操控器中的调度机制和裁定战略别离在不一起刻得以呼应,得益于DDR3SDRAM 的高速高带宽优势,外部能够一起进行多个通道的读写操作.针对本文中DDR3SDRAM 的3种操作类型,在DDR3帧存中设置了3个缓冲区,别离为buffer0,buffer1,buffer2,相应地,VDMA 中的framebuffer数目也设置为3.buffer的切换机制如表1所示.
这种三缓冲切换机制确保了写入的都是已清零完结的buffer,清零的都是已读出完结的buffer,读出的都是已写入完结的buffer。
依据buffer切换机制,VDMA 中的S2MM和MM2S通道别离以指定的buffer为操作目标.初始化状况下为每个buffer指定默许的操作形式,然后在每个帧周期内发动VDMA 切换buffer操作形式,然后不间断地输出图形数据。
3.2 软件规划
3.2.1 Zynq体系软件
体系绘图时,依据双口RAM 供给的画面内容要求,发动绘图使命,并将绘图成果保存下来.显现作业完全由PL内部的显现逻辑担任,显现逻辑从显存中读取显现数据,依照规范时序送至显现接口.图形软件的接口联系如图5所示.
图5 图形生成软件接口示意图
