在传统规划中，一切计算机运算（算法、逻辑和存储进程）都参阅时钟同步履行，时钟添加了规划中的时序电路数量。在这个电池供电设备大行其道的移动年代，为了节约每一毫瓦（mW）的功耗，厂商间展开了严酷的竞赛，因而将电路分红多个电源域并依据要求封闭它们，而且在规划每个时序电路的一起节约功耗，这两点至关重要。时序电路（如计数器和寄存器）在现代规划中无处不在。本文以约翰逊计数器为例介绍了怎么选用有用门控时钟来规划高能效的时序电路。
约翰逊计数器体系，可同步供给多种特别类型的数据序列，这关于大多数重要运用（如D/A转换器、FSM和时钟分频器）来说至关重要。为支撑不同频率（从MHz到GHz）的模块，越来越多的IP集成到片上体系，因而，规划中在不同层级施行了许多可支撑多个分频因子的时钟分频器。本文中，咱们介绍了一款节能规划，即用带有门控时钟的多级可编程约翰逊计数器体系来替代多个时钟分频器，该计数器可供给8至任何偶数值（在本文中为38）的时钟分频因子。下面，咱们将讨论施行细节和该技能的好坏。
典型时序电路
图1给出的是一款传统4位上升沿约翰逊计数器。约翰逊计数器只不过是修改正的移位寄存器，其最终一个D触发器的反相输出作为第一个D触发器的输入。一切其他触发器将接纳上一个触发器所供给的输出。
图1 传统约翰逊计数器
如表1所示，在一切的纵列中，4个接连的“0”后边都跟随着4个接连的“1”，但一切纵列都坐落不同的阶段。约翰逊计数器可同步创立一个特定的数据方式。该数据方式在建模时十分有用，因为它能够运用任何抽头就能够发生一个有不同阶段的时钟款式的方式。此外，从表中能够推导出，约翰逊计数器只运用了N个触发器供给2N个状况，因而，与规范环形计数器比较，约翰逊计数器仅需求一半数量的触发器便可完成相同的MOD.
表1 约翰逊计数器的状况图
典型时序电路的缺陷
如图1所示，这种电路最大的缺陷是不行装备，因而，不能改动时钟分频因子。一个N触发器规划只能发生2N个周期的时钟。需求预先将固定数量的触发器加入到规划中，才干发生固定周期的时钟。这大大阻止了特定时钟的规划，而且多个这样的规划，需求多种分频因子来进行分频。
别的，该规划十分耗能，而且也没有机制可经过高效门控时钟来节约动态功耗。如表1所示，Q3只能在时钟脉冲2和时钟脉冲6中改动其输出，关于一切其他时钟而言，触发器一次又一次地存储了相同的数据。这导致在时钟周期内发生了不必要的功耗，而选用合适的门控时钟可解决该问题。
经过调整结构和门控时钟来增强电路
任何时序电路都可经过调整结构和有用的门控时钟加以增强。图1中所示的约翰逊计数器在图2种得到了增强，能够灵敏地支撑多种分频因子，发生可改变的输出频率。
为了使其可编程，触发器的多个推迟阶段都加入了所需的组合逻辑，以依据所需分频因子进行选择。
图2显现的便是一款低功耗可编程约翰逊计数器。该电路包含级联推迟阶段B1、B2、B3、B4、逆变器I、参阅时钟输入CLK、门控时钟逻辑CGL，以及操控逻辑（分频器和减法器），可依据要求选择触发器组合。
图2 低功耗可编程的约翰逊计数器
在图2所示的修改后的约翰逊计数器电路中，咱们选用了19个D触发器，这些触发器供给8至38以内的偶数值的分频因子。可经过添加额定的触发器和多路复用器，使所需分频因子进一步添加至任何偶数值。多个途径可将触发器“a、j、o和r”的输出衔接至相应的多路复用器输入，例如，分流途径将触发器“a”的输出衔接至第一个多路复用器的第一个输入，推迟途径则将触发器“a”的输出[经过一组触发器（b、c、d、e、f、g、h、i）]衔接至第一个多路复用器的第二个输入。这种施行方案答应选择多路复用器输出，使电路具有所需的可装备性，能够支撑多个分频因子。
如图3所示，为了节约功耗，操控电路输出馈入CGL中，以依据所需分频因子启用或禁用“推迟途径触发器”的时钟。当分频因子为2N时，需求N个触发器供给所需的时钟频率。为了促进多路复用器输入的选择，并为时钟门控逻辑启用所选的输入，咱们添加了一个主要由减法器构成的操控逻辑。该减法器可依据用户所供给的分频因子，将N-4作为输出供给，而且减法器（sel[3：0]）的二进制输出位数每个都可作为4个多路复用器（1st、2nd、3rd、4th）的相应选择线路，并使CGL以高效的办法对触发器的时钟进行门控。
这有用地完成了规划的可编程化，并降低了计数器的动态功耗。
图3 电路运算阐明图
电路运算
以分频因子为10（即2N=10）的电路为例。因为传统约翰逊计数器在分频因子为2N时需求N个触发器，要使分频因子为10，电路中需求2N/2 = 10/2 = 5个触发器。分频器电路的输出是2N/2 = 5，这时减法器的输出则为（5-4）= 1，再馈入多路复用器的选择线路，其二进制表明为0001.这个4位sel[3：0]=0001信号极为重要，因为它不只操控着门控时钟逻辑，还在分流和推迟途径中做出选择。
图4 分频因子为10的电路运算
在这种情况下，只要Sel[0]会变为1并启用s触发器的时钟，而且相同地，sel[3]、sel[2]、sel[1]将相应禁用（b、c、d、e、f、g、h、i）、（k， l， m， n）、（p、q）触发器的时钟，见图4中突显部分。别的需求留意的是，“a， j， o和r”触发器将一直启用。这样一来，不只启用了所需的触发器，而且该电路可在第4个多路复用器的输出上取得所需的输出时钟。因而，在这个示例中，共有5个触发器接纳到时钟，其他触发器的时钟将主动被禁用。
咱们对上述计数器进行了模仿，其成果以RTL波形的方式呈现在图5中。依据图5能够推出：修改后的计数器选用sel[3：0]作为4’h0001，将一个100 MHz的时钟进行分频，供给10 MHz的输出。
图5 分频因子为10的波形
引荐的电路可完成各种组合，表2列出了多路复用器所选择的输入。
表2 不同分频因子的多路复用器引荐办法的优势
本文所介绍的约翰逊计数器可依据分频因子（规模为8至38）进行编程，按供给给计数器组合逻辑的输入所装备的供给一系列输出频率。
即便此计数器中装备了额定的硬件来完成可编程性，可是该电路的功耗经过一个逻辑供给的有用门控时钟进行操控，该逻辑与在选择阶段选择多路复用器时所选用的逻辑相同，并启用门控时钟单元。
因而，将门控时钟添加到规划内今后，任何从移位寄存器传送至计数器的时序逻辑都能够变得愈加高效，而且片上体系的一系列此类电路归纳起来能够节约功耗并延伸设备电池寿数。
总结
在规划阶段，因为架构师对电路的功耗要求越来越严厉，而且倍增系数越来越大，因而对多路复用级联时钟分频器的需求也随之加大，但这种分频器会使电路耗费更多的功耗，而且占用更大的芯片面积。结构调整后的规划却供给了一个愈加轻松的解决方案，与传统电路比较，重组后的电路可支撑不同的输出频率，一起耗费更低的功耗。该解决方案还可轻松运用至各种其他规划中，使其他规划变得愈加节能。
