1、 导言
片上集成体系（SoC）是集成电路开展的重要方向。因为数字信号处理的许多长处以及近年来数字集成电路功能的进步与本钱的下降，数字电路在SoC体系中的位置越来越重要。因为人们总是需要将数字信号转化为实际国际中对应的物理量，因而数模转化器（DAC）成为SoC体系中不行短少的重要模块。跟着数字信号处理速度的不断进步，SoC体系对高速DAC的需求也愈加火急。在通讯、丈量、主动操控、多媒体等许多范畴，高速DAC都有广泛的运用，并且其功能对体系的整体功能有重要的影响。高速DAC的规划，关于完结杰出的高功能SoC体系的规划具有重要的含义。
本文挑选了SoC芯片广泛运用的深亚微米CMOS工艺，完结了一个10位的高速DAC。该DAC可作为SoC规划中的IP硬核，在多种不同运用范畴的体系规划中完结复用。
2、 高速DAC的规划
2.1 高速DAC的结构
高速高精度DAC规划遍及选用电流驱动型结构，以10位电流驱动型DAC为例，其结构如图1所示。
图1 10位电流驱动型DAC的结构图
在电流驱动型DAC中，假如在内部运用温度计码替代二进制码进行开关操控，可以大大进步DAC的线性度与无杂散动态规划（SFDR）功能。但关于10位或更高精度的电流驱动型DAC来说，假如运用全温度计码，译码电路的面积和功耗会太大。大多数高精度电流驱动型DAC挑选分段编码结构，以统筹进步DAC功能和操控译码电路规划的需求。本文的DAC规划挑选了7+3的分段编码结构，即输入信号的高7位转化为温度计码，低3位直接运用二进制码。
2.2 高速译码器的规划
当DAC速度越来越快时，温度计码译码器的速度往往成为DAC速度的瓶颈。运用传统的数字电路规划办法尽管有利于简化译码电路，但难以完结高速译码，特别是当译码器位数较多时就更是如此［3］。为了有用的进行高速译码器的规划，本文将译码器与延时器组成一个一致的同步电路，依照同步电路的规划准则，运用主动归纳与布局布线东西，完结高速译码器与延时器的规划作业。
高速译码器与延时器的电路结构如图2所示，图中标有‘D’的方框标明时钟边缘触发的D触发器。从图2中可以看到，7位温度计码译码电路和3位二进制码延时单元均被放置在D触发器之间，然后一切的输入－输出途径均可清晰写出时序束缚，这就为主动归纳东西的运用发明了必要条件。本规划中高速译码器与延时器的详细规划流程为：首要运用Verilog HDL言语编写RTL级代码；然后编写时序束缚文件，运用Design Compiler东西完结译码器与延时器电路的主动归纳，得到门级网单，并进行门级后仿真；接下来运用Silicon Ensemble东西完结标准单元的主动布局布线，并在布局布线过程中运用Pearl软件进行静态时序剖析；终究运用Calibre软件对终究地图进行DRC和LVS查看，验证地图的正确性。经过以上规划办法，完结了最高译码速度到达300MHz的7位译码器。
图2 高速译码器与延时器的电路结构
2.3 开关单元的规划
开关单元的规划对DAC在高速状况下的功能有重要的影响。关于一个高速DAC规划来说，不只要求DAC可以到达很高的转化速度，并且要求DAC在高转化速度下可以完结杰出的功能，因而开关单元的规划在高速DAC规划中占有着重要的位置。
图3 电流源单元与开关单元的电路图
本文的DAC规划选用的开关单元如图3所示。开关单元首要包含同步锁存器和电流开关两部分。其间同步锁存器的首要功能是使DAC中各个开关单元中的电流开关的切换都与时钟同步，然后尽量减小由延时差错发生的输出杂散。此外，经过调理其间ML3、ML4与ML5、ML6的尺度比，同步锁存器还能完结调理开关操控信号（一对差分信号）的交叉点电位，确保不会呈现一对开关一起关断的状况，然后减小由此发生的输出毛刺［4］。本文的同步锁存器将时钟操控的MOS开关ML1、ML2管串接在ML3-ML6之前，然后降低了同步锁存器对电源电压的要求，有利于电路在深亚微米CMOS工艺下的完结。
开关单元中的电流开关由MSW1-MSW4组成。与常用的电流开关比较，参加MSW3和MSW4可以起到两方面的效果：一方面它们减小了数字操控信号经过MSW1、MSW2的Cgd直接馈通到输出端的毛刺电压，另一方面它们减小了输出电压改变对电流源内部节点电压的影响效果，然后从两方面进步了DAC在高速条件下的SFDR功能。
2.4 电流源单元的规划
本文的电流源单元选用了共源共栅电流源电路，如图3中所示。共源共栅电流源可以完结很高的输出阻抗，不只有利于进步DAC静态作业时的线性度，并且对进步SFDR也有用果。电流源单元的尺度规划对DAC各项功能都有重要的影响。在图3所示电路中，MCS1管应具有满意的面积，使电流源单元之间的匹配精度可以确保10位DAC线性度的要求。本文运用Monte Carlo办法对电流源进行建模，核算出假如要使10位DAC的良率（INL和DNL均小于0.5LSB的百分比）大于99%，则电流源单元之间的失配有必要满意：
（1）
依据式（1）和MOS管失配特性公式（2）［5］
（2）
就可以核算MCS1管的最小尺度。式（2）中
与
均与MCS1管的面积成反比，并依据芯片制造商供给的详细工艺数据进行核算。
3、 仿真成果
本文的DAC规划在SMIC 0.18μm CMOS工艺下完结，运用Cadence的Spectre软件进行仿真。仿真成果标明，该DAC的最高采样率可到达300MS/s（一切corner最坏状况）。在200MS/s采样率、20.8MHz输入信号条件下（1.8V电源电压、TT corner），DAC的输出信号的频谱如图4所示。从图中可以看到，此刻DAC的SFDR可以到达66.27dB，这一数值也挨近一切corner下SFDR的均匀成果。在SS corner下DAC的SFDR最低，但也超过了60dB。
Monte Carlo仿真标明，该DAC的INL和DNL均小于0.5LSB的百分比大于99%。该DAC的电源电压为1.8V，最大输出电压为1.5Vpp（差分），在采样率为200MS/s时功耗仅为22.7mW，IP硬核的面积约为0.55mm2。
图4 200MS/s采样率、20.8MHz输入信号下DAC的输出频谱（TT corner）
4、 定论
本文提出了一种运用于SoC的高速高精度DAC的规划，并在深亚微米CMOS工艺下完结了IP硬核方式的规划。该规划在高速条件下具有杰出的功能，且功耗与面积都较小，可以有用满意通讯、丈量、主动操控、多媒体等范畴的SoC体系规划的运用需求。
本文作者立异点：
经过选用同步电路规划准则以及主动归纳与布局布线的规划办法，完结了高速的温度计码译码电路。经过改善开关单元以及合理规划共源共栅电流源的尺度，确保了DAC杰出的线性度以及在高速条件下的杰出功能。
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