新式舰艇或航空体系中所装电子设备数量较多，布局紧凑，易构成体系内部电磁搅扰，一般数字信号不可以满意牢靠传输的要求，对一般串行码进行调制后传输信息，可使信号的抗搅扰功用大大添加。RS232、RS422、RS485以及ARINC429等都是电子设备中常用的串行数据传输规范。
某专用接口设备选用一种点对点的34位串行编码数据传输规范，34位串行编码经耦合变压器调制后进行信息传输，可以在恶劣的电磁环境下牢靠传输数据。为完结对该接口设备的测验，研发了针对该设备的检测设备，可用于该设备接口功用的查看和毛病扫除。
与其他常用的串行编码(如异步串行码等)比较，专用接口设备所选用的34位串行编码的格局有所不同，常用串行编码的收发大都有专用的芯片来完结，而该类型的34位串行编码没有相应的号用收发芯片直接运用，因此在该专用接口设备检测设备研发中，根据FPGA芯片规划了34位串行编码信号的检测电路，完结了34位串行编码信号的牢靠收发。
1 34位串行编码的格局
专用接口设备收发信息运用的34位串行编码为归零码，处理了数位难以分辩的问题，接纳端可以使用编码本身带着的时钟信息。34位串行编码的收发选用耦合变压器办法，加大了高电平和低电平之间的电位差，有利于进步传输的牢靠性。串行编码信号凹凸电平起伏别离为4 V和0 V，一个码位的高电平脉冲宽度为0．5μs，归零时刻为0．75μs，传输速率为800 kbps。为进一步增强通讯的牢靠性，串行数据选用双线传输。传输信息时，信息“1”和信息“0”别离由两个电缆传输，称为信息“1”线和信息“0”线。
关于信息“1”线，数据位为“1”时，发送一个归零脉冲，数据位为“0”时，发送低电平；信息“0”线则正好相反，数据位为“0”时，发送一个归零脉冲，数据位为“1”时，发送低电平。接连发送两个34位串行数据时，时刻距离最短不得小于4个归零脉冲周期。
34位串行编码的前两位为校验位，后32位为数据位，均是先传输低位。校验位的计算办法为：32位串行数据通过模3运算后，取反码的值即为校验位。以图1阐明34位串行码的格局。图1中要传输的32位数据为0X8000FF7E，该数值通过模3运算后，值为0X10，该值取反码后为0x01，便是校验位。
2 34位串行编码收发模块的规划与完结
专用接口设备的检测设备可以完结34位串行编码的收发，用以验证专用设备的接口功用是否正常，检测设备的整体结构图见图2。完结34位串行编码的牢靠收发是研发检测设备的要害技能。在剖析34位串行编码格局的基础上，根据FPGA芯片EP2C8研发了中心模块，模块可以接纳上位操控计算机的指令，完结34位串行编码数据的收发。中心模块前端的信号调度电路包含发送信号时的电流驱动电路、接纳信号时的高速比较器电路以及双耦合变乐器。
完结34位串行编码的收发需求规划34位串行码的同步时钟提取电路，通过移位寄存器进行收发，发送数据校验位的发生和接纳数据校验位的验证需求用到运算模块，电路规划比较复杂，所需硬件较多，并且因为34位编码传输速率较高，为了确保收发牢靠、不漏码，从功用和完结本钱上考虑，在电路规划上，选用了大规模可编程逻辑芯片完结34位串行编码信号的接纳和发送。所用FPGA芯片为Altera公司的CvcloneⅡ系列中的EP2C8，该芯片内核电压为1．2 V，输入输出口为3．3 V逻辑电平，功耗很低。中心模块规划选用原理图输入和VHDL言语相结合的办法，使用OuartusⅡ软件和SignalTap功用进行逻辑电路的开发和调试。
2．1 34位串行编码的接纳
34位串行编码接纳模块结构图见图3。在接纳34位串行码时，首要要对接纳信号进行解调，来自耦合变压器的34位串行码通过高速比较器CMP401电路进行整形处理，转变成一般数字电路简单处理的单极性归零码。
接纳34位串行编码信息需使用串行码本身带着的时钟信息，将信息“1”和信息“0”的脉冲相或，即可得到移位时钟(Shift-clk)。接纳模块各节点信号时序图如图4所示。
在单极性归零码组成模块中，信息“1”和信息“0”别离送到D触发器的预置端和清零端，通过D触发器处理后，发生单极性归零码信号(Sd)。将单极性归零码信号送入到34位串入并出移位寄存器模块中，在移位时钟的效果下，单极性归零码信号在串入并出移位寄存器模块内逐位移动，构成34位并行码，并由锁存脉冲(Latch)锁存并行数据，校验位验证模块对并行数据进行模3校验位验证，当校验位正确时，发生承认脉冲，作为嵌入式操控器SPOC模块的中止信号，SOPC模块呼应中止并履行中止服务程序，读出并行数据，存储在存储器中。
串入并出移位寄存器模块由FPGA芯片的LPM_SHIFT-REG(移位寄存器)兆功用完结。校验位验证模块用到了LPM_DIVIDE(除法)和LPM_COMPA RE(比较器)兆功用。
SOPC模块规划根据NiosⅡ软核嵌入式微处理器，使用FPGA 中的可编程逻辑资源和IP软核可以方便地构成嵌入式微处理器的接口功用模块，SOPC模块包含NiosⅡ处理器、Avalon交流式总线、片表里存储器以及外设模块等。根据需求，可对NiosⅡ嵌入式体系裁剪，进行自己定制。SOPCBuilder软件主动生成Avalon总线，用户可以将处理器、存储器和其他外设模块连接起来，构成一个完好的体系。在本部分电路规划中，用到了NiosⅡ嵌入式处理器的片内存储器和中止功用。
在接纳模块规划中，应着重考虑怎么找到34位串行编码的开始位，这也是确保接纳模块牢靠性的要害。因为两个相邻码位的时刻距离为一个码位周期，所以可以选用计数超时办法对移位脉冲进行串行编码开始位检测，寻觅开始位。开始位检测模块主要由计数器构成。超时门限的设定准则上应大于一个码位周期，而小于两个码位周期。该模块的输入时钟来自分频模块的32 MHz高安稳晶振。分频后的输入时钟为16 MHz，即以串行编码传输速率20倍的频率进行超时计数检测。
详细电路完结还要考虑串行信号传输时发生的信号畸变等要素，上述门限设定准则应有所冗余。从接纳到一个码位到设定的时刻门限之间，假如没有接纳到其他码位，则可以为行将到来的下一个码位便是一个34位编码的开始位，此刻将串入并出移位寄存器做清零处理，每接纳完一个34位串行编码都应从头找一次开始位。从牢靠性考虑，规划了移位时钟脉冲完好性检测电路，这样，即便接纳偶然呈现误码，也不会影响其他34位串行编码的接纳。
2．2 34位串行编码的发送
进行34位编码发送时，需求将所发送的32位并行数据转换为带有校验位的34位并行数据。SOPC模块将32位并行数据送入到校验位运箅模块，计算出两位校验位，32位并行数据与两位校验位送入34位并行编码组成模块，合并成34位并行编码。SOPC模块发出使能信号(Enable)，使能移位时钟发生模块，该模块产乍移位时钟脉冲(Shift-clk)，移位时钟脉冲通过期延电路后，发生归零同步时钟脉冲(Rz-clk)。
在移位时钟脉冲的效果下，34位并行数据在并入串出移位寄存器中逐位移出，构成两路极性相反的非归零串行编码(Nrz-code)，与34个归零同步时钟脉冲相或后，即发生信息“1”和信息“0”的单檄性归零脉冲。单极性归零脉冲经电流驱动电路后，送入耦合变压器输出。在编码发送模块规划时，需求留意归零同步时钟脉冲与非归零串行编码的时序操控，避免呈现“毛刺”信号，这可以选用触发器延时的办法完结。34位串行编码发送模块结构图如图5所示。
3 结束语
某专用接口设备选用34位串行编码与外部设备进行信息交流，该编码具有抗搅扰性强，牢靠性高的特色，适用于电磁环境恶劣情况下的信号传输。在该专用接口设备检测设备研发中，选用以FPGA芯片为中心的可编程逻辑规划以及SOPC软核规划技能完结了该类型编码的接纳、发送电路。实验标明：规划的34位串行编码收发模块牢靠性高，即便在文际测验信号有比较显着畸变的情况下，收发也未呈现过错，功用彻底满意要求，可以完结专用接口设备的接口功用检测。
