针对杂乱算法中矩阵运算量大,核算杂乱,耗时多,限制算法在线核算功能的问题,从硬件完成视点,研讨依据FPGA/Nios-Ⅱ的矩阵运算硬件加速器规划,完成矩阵并行核算。首要依据矩阵运算的算法剖析,规划了矩阵并行核算的硬件完成结构,并在Modelsim中进行功能模块的仿真,然后将功能模块集成一个自定制组件,并经过Avalon总线与NiosⅡ主处理器通讯,作为硬件加速器。最终在FPGA芯片中构建SoPC体系,并在Altera DE3开发板中进行矩阵实时核算测验。测验成果验证了依据FPGA/Nios-Ⅱ矩阵运算硬件加速器的正确性、可行性以及较高的核算功能。
依据FPGA_Nios_的矩阵运算硬件加速器规划.pdf
