跟着更多的模数转换器(ADC)和数模转换器(DAC)支撑最新的JESD204B串行接口规范，呈现了FPGA与这些模仿产品的最佳接口方法问题。FPGA供货商多年来一向支撑千兆串行/解串(SERDES)收发器。但是在曩昔，大大都ADC和DAC不能经过这些高速串行接口进行装备，就是说FPGA与转换器无法与任何常用规范接口，运用高串行-解串(SERDES)带宽。
JESD204B接口针对支撑更高速转换器不断增加的带宽需求而开发，以添补该空白。作为第三代串行数据链路规范，JESD204B供给更高的最大通道速率(每通道高达12.5 Gbps)，支撑承认推迟和谐波帧时钟。该接口凭借兼容开放市场FPGA解决方案且可扩展的高功用转换器，可轻松传输很多待处理的数据。
大大都信号处理体系首要是经过其模仿或RF频率、动态规模和采样速率进行界说，以树立转换器挑选规范。但是，当与FPGA匹配进行数据处理时，不管怎么都不能忽视对转换器数字接口的考量。只需了解新式JESD204B接口并紧记一些高档考量要素，那么为您的FPGA挑选适宜的JESD204B转换器其实并不难。以下是一些关于JES204B转换器与FPGA匹配的常见问题及回答。要点阐明选用这款新式串行接口进行转换器规划时的要害点。
FPGA关于JESD204B需求多少速度?
一般，规划人员实际上是问JESD204B与转换器接口运用中FPGA需求支撑的收发器线路速率。收发器是FGPA中的高速串行接口，其能够发送或接纳数据及康复内嵌时钟。收发器首要作为高速数据端口，与功用无关。但假如在其周围装备适宜的固件，它们能够为许多不同的接口协议供给
数字支撑。例如，FPGA收发器能够充任并行至串行发射器或串行至并行接纳器(图1)。
图1.例如，FPGA收发器能够充任并行至串行发射器或串行至并行接纳器。
关于JESD204B这样的高速串行接口，FPGA收发器能够在体系中以两种方法发挥作用。当FPGA支撑ADC外部数据下流收集时，它是作为串行数据接纳器。当收发器接纳数据时，它将高速串行流通换为并行帧数据，在FPGA中进一步完结下流处理。将数据从串行格局转换到并行格局前，需求用到自适应增益操控(AGC)、均衡(EQ)和时钟/数据康复(CDR)功用。
当FPGA向DAC运送数据时，它会履行发射器功用。作为发射器，它将构成帧数据，并经过高速接口串行发送出去。预加剧功用(后续会谈到)扩大该信号，以使传输数据尽或许更完好。
一般状况下，体系的模仿采样速率或更新速率将直接决议JESD204B接口上的FPGA收发器线路速率。转换器的时钟或编码速率经过锁相环(PLL)倍频来完结JESD204B位速率。转换器支撑的最大线路速率或许不是体系所需，而应当经过已知的倍频器进行调理。
图2显现了一个选用250 MSPS编码时钟的单一(M = 1)16位(N’ = 16)ADC,它在20倍编码时钟速率(5 Gbps)下经过单一JESD204B通道(L = 1)发送数据。该运算包含8位/10位编码开支。转换器选用与250 MSPS不同的编码时钟，输出通道速率会相应地向上或向下调理至20倍的当时编码时钟速率。
图2.选用250 MSPS编码时钟的单一16位ADC能够经过单一JESD204B通道在5.0 Gbps速率下输出采样数据。本例中，JESD204B通道速率是编码时钟频率的20倍。
哪些转换器特性可用于延伸体系中的JESD204B链路，并仍能坚持优异的数据完好性?
JESD204B规范列出了契合20cm传输线路要求的规范。印刷电路板(PCB)走线资料的物理特性关于信号在传输期间会遇到何种衰减起主导作用。但是，大都转换器和FPGA上的有源通道补偿技能有助于进步链路功用。
转换器或FPGA发射器输出能够进步串行数据的高带宽部分，一起坚持低带宽部分不变。该技能被称为预加剧。因为低通信号衰减首要影响信号的高带宽部分(上升和下降时间)，预加剧有助于进步串行信号传输间隔。
关于接纳器也相同，DAC或FPGA能够向输入信号供给自动增益操控和EQ,以进步传输线路结尾可见信号的高频部分。该技能一般具有不同的增益和均衡器设置，以协助依据体系需求优化数据康复。除了均衡阶段，Xilinx还供给内部勘探东西，然后将在FPGA中见到的数据眼形象化(图3)。
图3.在ADC至FPGA的JESD204B传输线路中转换器/发射器的预加剧，扩大了信号的高带宽部分，一起接纳器/FPGA的均衡可康复衰减信号。Xilinx的内部眼扫描东西可对FPGA中的眼进行内部勘探。 针对转换器还能做些什么处理，以削减发送给或来自于FPGA的数据量?
为了减小FPGA的核算担负，一些转换器供货商在整个转换器解决方案中添加了数字处理部分。一些信号处理体系只需运用经滤波的信号带宽部分。发射和处理送至或来自FPGA的全带宽数据是一种开支担负，完全没有必要。
例如，ADC可完结数字下变频(DDC)功用，能够有效地将将每四个模仿采样中的第一个发送给FPGA.数字滤波数据可在JESD204B接口上运用更低的数据速率，而且无需在FPGA上装备DDC时钟。
相反，DAC插值功用能够答应仅运用1/4数据速率，将数据从FPGA发送至DAC,而且运用杂乱算法对四个采样中的其他三个进行数字插值。DAC插值方法仅能够传输数据的一个子集，然后在选用模仿格局输出前在转换器中完全拼装。
我的FPGA需求支撑多少SERDES通道/转换器?
不管您的链路是选用单一转换器仍是多个转换器，转换器接与FPGA接口的JESD204B通道数与线路速率、转换器采样速率、数据包功率直接相关。尽管转换器能够供给四条JESD204B通道，但以1/2最大转换器采样速率运转的体系或许仅需运用两条通道。每个转换器可依不同的规划来完结不同的JESD204B通道数、速度和数据包。可检查转换器数据手册，看看什么选项最适合您的运用。
我能够将多个转换器与单一FPGA完结同步吗?
是的，这能够做到，只需FPGA支撑的通道数足以满意运用所需。多ADC体系的首要难点之一是对齐采样信号，这些信号在从模仿至数字采样过程中具有不同的推迟时间。JESD204B接口对体系参阅信号(SYSREF)有相应规则。这有助于为体系中的各转换器创建承认的推迟时间，然后为多
转换器同步供给解决方案。因为JESD204B上选用数据帧，来自于多个ADC的数据帧就能够在FPGA的后处理过程中对齐。这样就能够校对转换器和FPGA收发器之间的推迟不匹配。
相同，FPGA在将数据发送至多个DAC前，能够先将数据进行帧对齐。这是考虑到那些需求经过单一或几个FPGA来同步多个转换器的体系。一些转换器供货商还在正式技能规分外供给额定的同步功用，用于标示特定采样。假如您的体系需求多转换器同步，需尽量削减转换器衔接的JESD204B通道数，并挑选最强功用的FPGA.
JESD204B协议中规则，需对齐来自于多个ADC、具有不同推迟的采样数据然后在FPGA中完结同步。图4显现了来自多个链路的帧数据或符号的样本怎么针对同步处理进行重对齐。
我的运用需求怎样的FPGA布速来处理数据?
JESD204B接口选用嵌入式时钟来进行高速串行数据传输。但是，FPGA需求更慢的参阅时钟作为主时钟来处理数据。FPGA系列和产品的布速决议这一功用。考虑FPGA需挑选哪种方法处理转换器数据适当重要。例如，担任收集周期性离散数据集至存储器的运用，和全速接连处理并发送数据的运用，这两者或许需求不同的FPGA布速。
怎么让JESD204B在FPGA上作业?
该问题的另一种表达或许是“我应当从FPGA制造商那里取得JESD204B固件的知识产权(IP)仍是自己开发?” Xilinx等FPGA供货商均供给用于JESD204、JESD204A和JESD204B接口的自主IP解决方案。这些解决方案或许略有差异，这取决于JESD204的产品换代以及FPGA产品的收发器速度。
保证尽早完结转换器选型，清晰您的体系中需求选用的FPGA方式和相关IP.选型时应当考虑运用哪家FPGA供货商的产品、运用哪一代JESD204、FPGA的系列和类型，以及您内部完结IP所需的技能代码编写才能。
一些JESD204B转换器或许需求特别的额定运用层，或是环绕IP的代码“包装器”,这基本上是一套独有的固件指令。假如是这种状况，转换器供货商应当承认并供给运用代码以衔接FPGA IP.应当在数据手册中列明需求哪些内容来支撑JESD204B转换器链路。一些转换器制造商还开发了一种在他们的器材和FPGA固件间进行完全验证测验的电池，以证明产品的稳定性。
转换器运用具有收发器“频率洞”的FPGA时会呈现问题吗?
一些FPGA产品支撑运转过程中存在空隙(无法运用已知的频率规模)的收发器。这会使JESD204B通道频率规划更杂乱一点，但仍在可控规模内。针对转换器采样速率和JESD204B通道速率进行频率规划是使频率远离收发器空隙的要害。
大大都转换器体系一般都有固定的选用频率。需求对偶尔的共同运用进行支撑的状况仅仅少量。依据体系转换器的固定采样速率和之前评论的JESD204B速率倍频器，体系规划人员能够承认收发器频率空隙是否会对体系形成问题。
即便发现希望的通道频率刚好在空隙规模内，仍需检查转换器数据手册，看看是否有另一些选项可用来调整通道速率。例如，能够改动方程中的一些其他变量，如通道数量或JESD204B选用分辨率信息，来进步或下降频率曲线，以避开收
