WaveExpert CIS时基的最大记载长度是512 MS，采样率几乎是固定的10 MS/s。时基没有被触发，但要求与输入波形同步的外部时钟。有必要把125 MHz到13.5 GHz的时钟频率连接到预定标器输入上，把62.5 MHz到125 MHz的时钟频率连接到触发输入上。CIS时基不支持62.5 MHz以下的时钟。
CIS时基运用锁相环(PLL)，把大约2.56 GHz的内部时钟同步到外部时钟输入上。可是，同步是不确切的。它与外部时钟相差已知的量，根据一种算法，在PLL中设置相应的小数。额定的Divide By 256会从内部2.56 GHz时钟生成大约10 MHz选通。这个选通驱动一个采样器，采样器以核算的大约10 MS/s速率对输入波形采样。采样之间的时刻大约为100 ns。采样之间将经过多个输入波形周期。它不要求触发，一旦时基同步到外部时钟上，能够以大约10 MS/s速率收集所需的多个样点。留意，收集4 MS的样点需求0.4秒。
CIS时基需求多个操控输入，包含Bit Rate, PLL Bandwidth, Pattern Length, Samples/UI和Ext. Divider。
Bit Rate
Bit Rate操控功用有必要设置成码型的位速率或频率，即便码型是简略的正弦波或方波。下面是位速率设置成9 GHz、而不是10 GHz时的10 GHz正弦波实例。显现画面不能识别为一个码型。
留意水平描述符框中的失锁指示灯是赤色，标明输入时钟速率与Bit Rate不同。作为示波器用户，您有必要在Bit Rate操控框中键入输入信号的位速率或频率。
PLL Bandwidth
CIS时基有一个PLL，把选通输出同步到时钟输入上。PLL有两种带宽设置：Low和High，别离对应大约10 kHz和1 MHz，其运用PLL Bandwidth操控功用设置。CIS时基在Low设置上的时刻颤动最低。假如想丈量10 kHz以上的信号输入中的一切颤动，那么应运用Low设置。PLL将追寻DC到10 kHz的恣意颤动，颤动将不会出现在被测信号上。假如想丈量1 MHz以上的输入信号中的一切颤动，追寻DC到1 MHz的颤动，那么应运用High设置。
Pattern Length
经过在Std. Pattern挑选框中设置Custom，或从供给的多个规范中挑选一个规范，能够挑选信号的码型长度。
下图是PRBS7和127的码型长度。CIS具有出色的功用，能够在没有触发源的状况下显现伪随机码型信号源。下面是长127位或27-1位的2 Gbit/s伪随机码型一部分的屏幕截图。
能够在某些约束下收集最长231–1或2147483647位的恣意码型长度。
Samples/UI
能够运用Sample Density操控功用，改动每个位周期或单位距离(UI)的样点数量。这个信号与上面8 S/UI时的信号相同。
留意码型中的水平方位与第一个屏幕截图中不同。在样点密度变化时，会从头编程内部PLL，相对于外部2 GHz时钟改动内部2.56 GHz时钟的相位。结果是码型的开端相位不知道。只需Sample Density和Bit Rate不变或外部信号不变，那么相位将坚持相同。
Ext. Divider
某些码型产生器具有的输出时钟是除以码型位速率的时钟。留意在上面的屏幕截图中，Ext. Divider操控功用后边跟着一个输入时钟速率指示器，显现到采样示波器的实践时钟输入。
CIS Jitter
CIS时基具有250 fs rms的时刻颤动。这只能运用低颤动信号源丈量，信号源要具有足够大的起伏和足够高的频率，以确保笔直噪声不会导致颤动。咱们运用起伏大约为6 dBm的10 GHz正弦波丈量颤动。信号源是安立组成信号源生成的正弦波。这个信号源的估量颤动小于150 fs rms。
下面是CIS时基收集的10 GHz正弦波的屏幕截图。
下面是丈量CIS时基颤动运用的技能。把示波器连接到低噪声正弦波信号源上。这是运用的设置。
图示内容：
Power splitter: 功率分配器
Low Noise 10 GHz sinewave: 低噪声10 GHz正弦波
以下述方法设置示波器(拜见下面的屏幕截图)。设置F1 = C1, F2 = eres(F1)-F1和F4 = eres(F1)。在这两个数学函数中，Eres都设置成3。运用F1 = C1，能够经过改动F1的来历，简洁地改动丈量通道。
数学函数F2滑润正弦波，去掉噪声，然后减去本来的正弦波，只剩下噪声。留意屏幕下面粉赤色的F2曲线显现了零相交时的噪声，以及正弦波峰值时十分小的噪声。F2上屏幕中心的参数P1丈量噪声的规范偏差。P1右面的门和左边的门移动到屏幕中心±0.2格内。
参数P2丈量数学函数F4中滑润后的正弦波的转化速率。P2右面的门和左边的门移动到屏幕中心邻近，丈量被测的同一个边缘的转化速率。
P3运用参数演算，得到P1和P2之比，核算rms颤动。
在信号起伏很小时，有必要考虑采样器的电压噪声。例如，在上面的设置中，采样器的电压噪声约为0.7 mV rms。从F2测得的规范偏差中减去这个积分值，得到实践规范偏差值：
实践规范偏差= sqrt(5.145742-0.72)=5.098 mV rms.
颤动从216.55 fs变成214.5 fs，稍微调理了颤动。可是，假如正弦波的起伏下降，那么在零相交时测得的规范偏差将下降，现在采样器模块0.7 mV rms的电压噪声变得愈加重要。假如下降正弦波的频率，也会产生这种状况，转化速率会下降，然后噪声在零相交时的规范偏差会再次下降。
假如运用更高带宽的采样器，电压噪声将更大，在运用上述技能丈量颤动时，即便起伏相同，或许仍不得不考虑电压噪声。
下面是同一设置，但PLL Bandwidth设置成High。
添加的颤动是因为积分时在DC到1 MHz的时基颤动中添加的信号源颤动引起的。在正弦波零相交时，能够很简单看到时刻颤动。再次留意，在正弦波的峰值上噪声十分小，说明晰因为信号源和采样模块导致的笔直噪声很低。
