1 导言
在数据收集体系中， 常需求进行异步串行数据传输，现在广泛运用的RS232异步串行接口，如8250、NS16450等专用集成芯片，尽管运用简略，却有占用电路体积、引脚衔接杂乱等缺陷。SoC（System on Chip，片上体系）是ASIC规划中的新技能，是以嵌入式体系为中心，以IP 复用技能为根底，集软、硬件于一体的规划办法。运用IP复用技能，将UART集成到FPGA芯片上，可增加体系的牢靠性，缩小PCB板体积；其次因为IP核的特色，运用IP核可使整个体系愈加灵敏，还能够根据需求进行功用的晋级、扩大和削减。
本文运用Verilog HDL言语编写UART模块，将其集成到FPGA芯片上，与芯片上的其它功用模块构成SoC片上体系。
2 UART模块规划与完结
UART串行数据格式如图1所示，串行数据包含8位数据（8 data bits）、1位开始位（start bit）、1位结束位（stop bit）、1位校验位（parity bit），共11位。
UART模块结构如图２所示，左面发送锁存器、发送移位寄存器和逻辑操控组成发送模块（txmit），右边接纳锁存器、接纳移位寄存器和逻辑操控组成接纳模块（rxcver）。发送模块和接纳模块除了共用复位信号、时钟信号和并行数据线外，别离有各自的输入、输出和操控逻辑单元。
2.1 波特率时钟的操控
UART核包含一个可编程的波特率发生器，它给发送模块和接纳模块供给发送数据和接纳数据的基准时钟，波特率发生器发生的时钟mclkx16是串行数据波特率的16倍。它对体系时钟进n分频，计算公式为：mclkx16=体系时钟/波特率*16，针对不同波特率设定相应的数值就能够得到希望的内部波特率时钟。
2.2 发送模块规划
发送模块分为三种形式：闲暇形式、载入数据形式、移位形式。当并行8位数据从总线写入发送模块后，发送模块将并行数据装入锁存器thr中，然后在移位寄存器tsr中将数据移位，发生完好的发送序列（包含开始位，数据位，奇偶校验位和中止位），以相应波特率从tx发送。发送模块的输入时钟mclkx16是串行数据波特率的16倍，模块内部将其16分频后得到波特率时钟txclk。
在发送时序图中咱们看到输入数据为8’b00001111，校验位为奇校验，发生校验位为’1’。tx端顺次输出开始位’0’，8位数据’00001111’，校验位’1’。tsr移位寄存器中数据顺次右移，高位在前两次右移中补’1’，之后8次移位中高位补’0’。
下面是发送模块首要程序段，运用Verilog HDL言语编写。因为初始和移位程序比较简略，这儿没有给出。
always @（posedge txclk or posedge reset）
if （reset）
idle_reset; //初始程序
else
begin
if （txdone && txdatardy）
load_data; //将数据装入tsr，并发送开始位
else
begin
shift_data; // tsr8位数据移位，并发生校验位
if （txdone ）
tx 《= 1‘b1; // 输出中止位
else if （paritycycle）
tx 《= txparity; // 输出校验位
else
tx 《= tsr［0］; //输出数据位
end
end
2.3 接纳模块规划
接纳模块也分为三种形式：闲暇形式、检测开始位形式、移位形式。首要捕捉开始位，
在mclkx16时钟下不断检测从rx端输入数据的开始位，当检测到开始位后，接纳模块由闲暇形式转化为移位形式，而且16分频mclkx16发生rxclk波特率时钟。此刻rxclk时钟的上升沿坐落串行数据每一位的中心，这样接下来的数据在每一位的中点采样，能有用滤除噪声影响。然后由rxclk操控在上升沿将数据位写入移位寄存器rsr的rsr［7］位，而且rsr右移1位，照此进程8位数据悉数写入rsr，而且中止发生rxclk波特率时钟。判别奇偶校验、帧结构和溢出标志正确后，rsr寄存器中的数据写入rhr数据锁存寄存器中，最终由8位数据总线输出转化完结的数据。
rxclk时钟的发生依托判别开始位，在开始位’0’的中点发生，而且在检测到结束位后中止，如图4所示。
接纳移位程序段如下：
task shift_data;
begin
rsr 《= rsr 》》 1; // 寄存器右移一位
rsr［7］ 《= rxparity; // 数据装入rsr［7］
rxparity 《= rxstop;
rxstop 《= rx;
paritygen 《= paritygen ^ rxstop; // 发生奇偶比较标志
end
endtask
由时序图能够看到一个完好的数据帧的接纳进程，hunt和idle标志捕捉到开始位后，发生rxclk波特率时钟，串行数据在rsr中移位，rsr中数据右移高位补零。当开始位’0’移位到rsr［0］后，接纳模块鄙人一个clk上升沿回来闲暇状况，回来闲暇状况后发生数据移位完结中止rxrdy，数据可从8位数据总线读出。
3 UART归纳
程序经仿真验证后，须归纳生成IP核并嵌入FPGA中。运用Xilinx公司的Xilinx ISE东西归纳UART模块，FPGA选用Xilinx公司的Spartan-IIE xc2s50E，体系时钟40Mhz。经Xilinx ISE归纳后，资源运用成果如下所示，标明运用少数FPGA的Slice和LUT单元就可生成UART核。
UART核可灵敏分红接纳和发送两部分，可根据需求挑选运用，节约体系资源；一些操控标志字也可根据需求自行删减和扩大。最终将集成有UART核的FPGA数据收集体系与测验台进行异步串行通讯试验，通讯数据经检测标明运用UART核传输数据安稳牢靠。
4 结束语
在数据收集体系中常常选用UART异步串行通讯接口作为数据收集体系的短距离串行通讯。相对于传统的UART芯片来说，集成在FPGA中的具有UART功用的IP核更有利于进步数据收集体系的牢靠性和安稳性，缩小电路体积。本文规划的UART IP核经过仿真验证，经归纳、编译、嵌入FPGA，成功应用于数据收集体系的端口通讯中。
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