跟着高速数字体系的开展，高速串行数据被广泛运用，内嵌高速串行接口的FPGA也得到很多运用，相应的高速串行信号质量的测验也越来越频频和重要。一般用示波器调查信号波形、眼图、颤动来衡量信号的质量，Xilinx供给的IBERT（Integrated Bit Error Ratio Tester）作为一种高速串行信号测验的辅佐东西，使得测验更快捷，其具有不占用额定的I／O管脚和PCB空间、不破环接口信号的完整性、无搅扰、运用简略和价格低廉等特色。
1、 IBERT简介
IBERT是Xilinx供给用于调试FPGA芯片内高速串行接口比特误码率功用的东西，具有实时调整高速串行接口的多种参数、与体系其他模块通讯及丈量多通道误比特率等功用，支撑一切的高速串行规范，包含：PCI Express、RapidIO、千兆以太网、XAUI等。运用IBERT核测验，只需经过JTAG接口下载规划并测验硬件，无需额定的管束和接口；大幅缩减了高速串行接口测验场景的树立和调试时刻，是高速串行接口开发中抱负的调试东西。
文中所述运用方法依据Xilinx的东西CoreGenerator12．4和ChipScope Pro Analyzer12．4进行描绘，下面介绍运用IBERT的进程，IBERT的操作分为两个阶段。
1．1 装备IBERT核，生成装备文件
（1）翻开Core Generator12．4东西，新建规划工程，指定待测器材类型、封装、速度等级，生成工程文件。在IP Catalog窗口＼View by FuncTIon＼Debug&VerificaTIon＼Chipscope Pro＼下，双击IBERT，装备线速率、GTP方位和参阅时钟、体系时钟等IBERT核参数，生成可JTAG加载的bit装备文件。与生成其他核不同，IBERT核不是刺进到用户的规划中去的ngc或edn文件，而是生成本身的bit装备文件。
（2）IBERT核和ILA核（Integrated Logic Analyzercore），也需求衔接到ICON核（Integrated Controllercore）上，但其本身具有操控、监控以及改动高速串行接口参数的逻辑，并能完结误比特功用测验。需注意的是，IBERT核只能作为一个独立的规划，不行在用户规划中例化。不同系列芯片的IBERT核在Core Generator中的装备不同。
1．2 IBERT核的首要组件
（1）BERT（比特误码率测验）逻辑：BERT逻辑中例化了高速串行接口组件，并包含了测验形式发生器和检查器。运用Comma和Comma检测器，可供给从简略的时钟信号到彻底的PRBS形式以及成帧计数形式。可发生各种PRBS数据作为高速串行发送器的数据源，可设置多种环回，由接纳通道接纳，对高速串行接纳器的接纳数据进行相同编码的检测，核算比特误码率。
（2）DRP（动态重装备端口）逻辑：每个高速串行接口均有一个动态重装备端口，因而每个收发器特点都可在体系中改动。一切的特点和DRP地址在IBERT核中均可读可写，且可独立拜访。
（3）操控盒状况逻辑：办理IBERT核的操作。
1．3 装备到FPGA中完结测验
测验时，树立JTAC衔接，运用ChipScope Pro Analyze12．4下载bit装备文件。下载成功后，在New Project窗口会呈现IBERT Console点击即进入Console Window，该窗口能够设置高速串行接口的参数，进行开环或闭环的误码测验，一起供给高速串行接口参数的操控和监督接口。Console Window有4个界面：MGT／BERT SetTIngs、DRP SetTIngs、Port Settings和Sweep Test Setting。下面别离介绍每个界面的功用。
（1）MGT／BERT Settings：MGT Settings部分能够设置摆幅、预加剧、均衡以及接纳采样点的方位等参数，一起可设置开环或闭环的测验方法，测验进行中能够显现线速率和所测验的高速串行接口的锁相环状况。BERT Settings部分能够设置测验发送和接纳数据的编码方法，并显现测验的误码率成果。Clock Setting部分显现收发线路的时钟信息。
（2）DRP Settrags：可检查并设置高速串行接口的特点。
（3）Port Settings：可检查并设置高速串行接口的接口状况。
（4）Sweep Test Setting：本界面用于主动扫描测验，是IBERT供给的一项便当高效的测验方法，可设定发送和接纳的可操控参数规模，主动逐一地进行遍历性的误码测验，参数包含发送摆幅、预加剧、接纳均衡器、CDR采样数据的方位等。用户可设定每组参数重复测验次数以及测验时刻，最终点击Start即可进行扫描测验。测验数据保存在．csv文件中。只能在近端环回和远端环回测验形式中运用。
2、 实例阐明
规划实例运用Xilinx公司Spatan6系列的xc6slx150t-3fgg676芯片，依据上述运用阐明，下面详细阐明运用IBERT进行测验的进程。
（1）翻开Xilinx ISE DesignSuite12．4／ISEDesignTools／Tools／Core Generator，新建工程，设置芯片信息如图1所示，点击承认，生成核的工程文件。
在IP Catalog窗口＼View by Function＼Debug&Verification＼Chipscope Pro＼下双击Ibert，如图2所示。按次序设置Ibert核线速率2．457 6 Gbit·s-1，数据宽度20 bit，参阅时钟频率122．88 MHz，挑选被测验的GTP DUAL，设置体系时钟频率66 m、方位R7等参数，IBE RT Core Summary如图3所示，点击generate生成Ibert核的可下载bit装备文件。
（2）将生成的bit文件加载到单板上，显现界面如图4所示。
首要重视PLL Status状况和Clocking Setting显现的收发时钟频率，PLL Status状况Locked标明GTP_DUAL的PLL已确认GTP的参阅时钟，GTP可正常作业。如状况是Unlocked，则要检测待测GTP的参阅时钟是否正常输入。
测验高速串行信号的信号质量，一般运用满意带宽和采样率的示波器测验信号眼图来评价，一但测验的眼图不契合模板要求，需求调整高速串行接口的参数。运用IBERT核能够快速完结参数修正的使命，设置Loopback Mode在开环的形式下，TX Data Pattern为PRBS7-bit，调整摆幅、预加剧参数，调查示波器上的信号眼图是否契合模板要求。图5和图6别离为调整摆幅预加剧参数前后的眼图，图5所示眼图对应预加剧0．8 dB、摆幅495 mV，眼图的眼高太小且图形磕碰模板，调整为预加剧1．7 dB、摆幅1 180 mV，眼图满意的要求如图6所示。
为确认高速串行接口的参数是否满意硬件及多种环境的需求，可经过在对端器材高速串行接口设置远端环回，设置待测验芯片的收发data pattern为一致形式，常温及高低温拷机，调查误码率是否满意要求，误码率需满意E-10。例中与图6对应的参数值条件下，对端器材高速串行接口设置远端环回误码率为4．36E-10，满意误码率要求。
Sweep Test Setting（扫描测验）其装备页面如图7所示，以Rx Sampling Point来进行误码率测验定性分析信道质量为例，较为简单了解，当同定在某个采样点进行误码测验时，误码率到达E-10时，可断定信道质量杰出。在整个UI规模内进行采样点的扫描测验时，误码率到达E-10的采样点越多，信号眼图的眼睛张得越大，间隔模板的余量越大，信道质量越好。
3、 结束语
经过以上实例，可见IBERT具有可操作性较强的GUI图形界面，可操作性强、精确、易用，可方便地设置高速串行收发通道的各项参数，并供给了多种环回形式及多种测验鼓励源，并可经过主动扫描测验，确认收发的最佳参数。能够满意硬件测验时对高速串行收发通道信号测验的大部分需求，在毛病定位等场合均可运用。在单板的硬件测验初期，运用IBERT能够辅佐硬件测验，例如设置发送通道的各项参数，帮忙示波器丈量信号质量，而彻底不需额定的开发FPGA逻辑。进行误码率测验，作为定量丈量眼图质量、jitter等目标的弥补。从示波器看图确认出的参数并非便是最佳参数。如示波器关于均衡后的信号质量无法测验，而经过IBERT测误码率能够测验到均衡之后的节点，测验规模更大。能够预见，集成比特误码测验仪IBERT将在FPGA规划中取得广泛运用。
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