触发器，学名双稳态多谐振荡器（Bistable Multivibrator），是一种应用在数字电路上具有回忆功用的循序逻辑组件，可记载二进位制数字信号“1”和“0”。触发器是构成时序逻辑电路以及各种杂乱数字体系的根本逻辑单元。触发器的线路图由逻辑门组合而成，其结构均由SR锁存器派生而来（广义的触发器包含锁存器）。触发器能够处理输入、输出信号和时钟频率之间的相互影响。CMOS D触发器是主- 从结构方法的一种边缘触发器， CMOS T 型触发器、JK 触发器、计数单元、移位单元和各种时序电路都由其组成。TTL主从JK触发器抗干扰才能较差，而CMOS主从JK触发器抗干扰才能较好。
数字电路依照功用的不同能够分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路的特色是不具有回忆功用，它由门电路组成；时序电路的特色是具有回忆功用，触发器是它的回忆元件。按功用，触发器能够分为RS触发器、JK触发器、D触发器和T触发器。按触发方法可分为电位触发方法、主从触发方法及边缘触发方法。
触发器是一种具有回忆功用的逻辑单元电路，它能贮存一位二进制码。它具有以下特色：①有两个安稳状况“0”态和“1”态；②能依据输入信号将触发器置成“0”或“1”态；③输入信号消失后，被置成的“0”或“1”态能保存下来，即具有回忆功用。
CMOS触发器的结构与作业原理
CMOS D触发器足主-从结构方法的一种边缘触发器，CMOS T型触发器、JK触发器、计数单元、移位单元和各种时序电路都由其组成，因而仪以CMOS D触发器为例进行阐明。
图1是用CMOS传输门和反相器构成的D触发器，反相器G1、G2和传输门TG1、TG2组成了主触发器，反相器G3、G4和传输门TG3、TG4组成了从触发器。TG1和TG3别离为主触发器和从触发器的输入操控门。反相器G5、G6对时钟输入信号CP进行反相及缓冲，其输出CP和CP′作为传输门的操控信号。依据CMOS传输门的作业原理和图中操控信号的极性标示可知，当传输门TG1、TG4导通时，TG2、TG3截止;反之，当TG1、TG4截止时，TG2、TG3导通。
当CP′=0，CP′=1时，TG1导通，TG2截止，D端输入信号送人主触发器中，使Q′=D，Q′=D，但这时主触发器没有构成反应衔接，不能自行坚持。Q′、Q′跟从D端的状况改动;一起，因为TG3截止，TG4导通，所以从触发器构成反应衔接，坚持原状况不变，并且它与主触发器的联络被TG3堵截。
当CP′的上升沿抵达（即CP′跳变为1，CP′下降为0）时，TG1截止，TG2导通，堵截了D信号的输入，因为G1的输入电容存储效应，G1输入端电压不会当即消失，所以Q′、Q′在TG1截止前的状况被保存下来;一起因为TG3导通、TG4截止，主触发器的状况经过TG3和G3送到了输出端，使Q=Q′=D（CP上升沿抵达时D的状况），而Q=Q′=D。
在CP′=1，CP′=0期间，Q=Q′=D，Q=Q′=D的状况一向不会改动，直到CP′下降沿抵达时（即CP′跳变为0，CP′跳变为1），TG2、TG3又截止，TG1、TG4又导通，主触发器又开端接纳D端新数据，从触发器坚持已转化后的状况。
可见，这种触发器的动作特色是输出端的状况转化发生在CP′的上升沿，并且触发器所坚持的状况只是取决于CP′上升沿抵达时的输入状况。正因为触发器输出端状况的转化发生在CP′的上升沿（即CP的上升沿），所以这是一个CP上升沿触发的边缘触发器，CP上升沿为有用触发沿，或称CP上升沿为有用沿（下降沿为无效沿）。若将四个传输门的操控信号CP′和CP′极性都换成相反的状况，则CP下降沿为有用沿，而上升沿为无效沿。下面以CP上升沿为有用触发沿进行剖析。
