作者 谢艳1 阳胜波1 陈忠松2 1.我国电子科技集团公司第三十四研究所(广西 桂林 541004)
2.95972部队
摘要：选用ALTERA Cyclone IV
FPGA内部SERDES完结多路数据的复分化，放弃了专用的复分化芯片，在下降体系硬件规划复杂度的一起缩小了PCB板的体积以及体系功耗。运用数据提取、缓存、复原等处理办法，去除异步采样带来的数据传输带宽添加的坏处。完结在有限的无线微波传输带宽、有限的体积内部多种同步异步数据的高牢靠性传输。
0 导言
跟着通讯技能的开展，数据通讯的数据传输带宽从2G、3G到4G，光纤通讯的数据带宽也从原先的155 M、622 M、1.25 G开展到现在的10
G、100
G乃至是上TB，单波长光缆中传输的数据量越来越大。在无线数据传输方面尽管其传输数据的频率进步了，可是依据无线传输特性，其能供给的信号带宽有限。本文针对体系传输带宽、设备体积功耗有约束运用的场所提出了一种依据ALTERA
FPGA的高速串口(SERDES)数据处理、传输处理方案。
1 Cyclone IV收发器体系结构
ALTERA(已被Intel收买)作为FPGA器[1]件的元老级厂商，其可编程芯片从开端的MAX系列CPLD到低端Cyclone系列FPGA，再到之后的中、高端ARRIA、STRARIX系列FPGA，为数字信号规划、处理供给一系列的从低端到高端的处理方案。从Cyclone系列开端其FPGA就内部自带SERDES(高速串行收发器)软核。
Cyclone IV GX 器材内嵌最多八个全双工收发器，运行在 600 Mbps 到 3.125 Gbps 的串行数据速率上。每个通道都支撑PCI
Express(PCIE)、千兆以太网(GBE)、通用公共无线接口(CPRI)、串行数据接口(SDI)、Serial
RapidIO(SRIO)、串行高档技能附件(SATA)等协议。每四个全双工的收发器通道组成一个收发器模块。
每个收发器通道均由一个发送数据通路和一个接纳数据通路组成。每个数据通路又由PMA(物理介质附加子层)和PCS(物理编码子层)两部分组成。其间PMA包括
I/O
缓冲器的模仿电路、时钟数据康复(CDR)、串行器/解串器(SERDES)以及用于优化串行数据通道功用的可编程预加剧与均衡;PCS包括所支撑协议的收发器中的数字功用的硬核逻辑完结。FPGA
架构中的输出并行数据经过发送器的 PCS和PMA进行传输，并作为串行数据被发送。接纳到的输入串行数据经过接纳器的PMA和PCS传输到FPGA架构中。
2 异步数据数据紧缩的完结
传统的异步数据(RS-232，RS-422，RS-485，以太网)在通讯体系中进行传输首要是选用异步采样的办法来完结，依据奈奎斯特采样规律(2)，异步采样的采样时钟(Fs)与被采样数据信号波特率(Fdata)需求满意如下联系：Fs>2Fdata。而在实践运用中一般需求确保采样频率为信号最高频率的2.56～4倍才有或许确保信号的牢靠复原。在这种办法下，一个波特率为2
Mbps左右异步数据信号,在不考虑通道开支的状况下，为了完结该信号的牢靠传输需求占用的通道带宽最小为5.12 M(2
Mbps×2.56)，占用带宽最少是数据实践速率的2.56倍，大大下降了数据传输的通道运用率，关于传输带宽有限的微波信号传输来说是不可取的。
为了处理异步数据传输问题，进步传输通道的运用率，选用数据提取的办法对异步数据信号进行处理，然后紧缩数据传输所需的通道带宽。数据提取的中心思想为：选用高速异步时钟，提取出异步数据信号中的有用数据，去除冗余信息。详细完结操作上分串行异步数据(如RS-232，RS-422，RS-485等)和并行的异步数据(如以太网信号等)。
2.1 串行异步数据信号的提取
异步数据如RS-232、RS-422、RS-485等，选用单线串行办法传输，没有与之同步的时钟信号。这些数据只是在电平接口上不同，可是在数据格局上都选用了异步数据的数据格局：即1位低电平开端位+8位数据位+1位高电平中止位的格局，在没有数据时坚持高电平状况。其数据格局见图2。
从上图能够看出异步数据大部分时刻为固定的高电平，当有数据时以低电平作为开端位，低电平之后的8
bit数据组成一个字节的有用数据，之后又是高电平的中止位以及继续高电平的冗余数据位。这样咱们就能够选用异步采样的办法，运用一个高速时钟(在FPGA中详细完结时一般是选用8倍或许16倍的数据速率的选用时钟)对该数据进行提取，详细完结如下：
a)高速时钟对数据进行实时监测;
b)当数据忽然由长时刻高电平变成低电平，即表明数据到来;
c)此刻开端对数据进行采样，继续的采纳1bit开端和8bit的数据位;
d)采样第十位数据，并判别该数据是否位高电平，假如高电平，则该次采样数据有用，将采样数据缓存并进入下一个等候周期;假如该位为低电平，则判别该次为误触发，数据无效，丢掉所该次采样数据并进入下一个等候周期。
经过数据提取的办法，从异步串行数据中提取出有用数据，放弃大部分高电平冗余数据，大大下降了后续数据传输所需的带宽。
2.2 以太网数据的提取
以太网数据是经过网口传输到体系，一般要先经过PHY芯片，完结串行数据流到并行数据流的转化。在不需求重视网络数据内容只需求完结传输使命时，为了下降处理难度，能够直接对PHY接口输出的信号进行处理。一般与PHY衔接的MII(百兆以太网)/GMII(千兆以太网)接口数据信号格局如下图。
在数据接纳端，网络上的串行数据经PHY芯片转化成并行数据，该并行数据与PHY芯片输出的25 MHz/125
MHz(百兆以太网/千兆以太网)时钟同步，与时钟同步的还有数据有用标志RX_DV，该标志在网络开端有数据时被置高，并且一向坚持为高电平直到数据完毕;相同以太网接口发数据时只需求将数据坚持与发送时钟(TX_CLK)同步，在数据发送期间确保发送使能(TX_EN)坚持为高电平。在网络闲暇期间RX_DV和TX_EN为低电平，当网络为非全速率时，网络大部分时刻处于闲暇状况，假如选用异步采样的办法，百兆以太网需求的带宽至少是200
Mbps，并且为了进一步确保信号的正确传输，其异步采样频率还得进一步进步。
因为以太网数据与时钟同步，咱们进行数据提取时不再进行异步采样，能够直接运用接纳时钟(RX_CLK)对数据进行同步采样，将同步采样到的数据存储到缓存(FIFO)中，当传输时直接从数据缓存中读取数据即可。选用这种办法，即便是100
M全速率的网络，理论上其所需的传输带宽也就只要100 Mbps。
3 依据Cyclone VI 的高速串口数据传输完结
数据提取完结后，下一步是完结数据的传输。现在选用的办法都是将多路数据复用成一路高速串行信号，再经过光纤进行传输。复用首要有选用专用的复用芯片(HDMP1032/1034、TLK15XX(4)等)或许选用FPGA两种办法完结。跟着FPGA技能的老练，在对信号没有特殊要求(实时性、信号颤动、信号时延)的状况下，因为完结的灵敏性，FPGA内部自带的SERDES的完结信号复用的办法被越来越多规划人员喜爱，。
在规划中为了灵敏的调整数据所占带宽，关于传输异步数据的缓存也选用FPGA内部FIFO软核完结。从数据输入到最终数据复原输出，其完结框图如下
异步数据及网络数据经数据提取模块，去除传输线路上的冗余数据，保存有用载荷在FPGA内部缓存;之后依照自界说的格局进行打包。数据打包帧格局见图5：首要包括帧界定符、总长度、有用长度、有用载荷及填充数据(冗余载荷)组成。帧界定符界说了一帧数据的开端方位，总长度界说了一帧数据的长度，有用长度表明该帧数据中有用载荷的数量，填充数据(冗余载荷)是为了使高速串口数据速率到达设定的速率而填充的冗余数据。在一个体系中假如一切数据其有用数据量为80
M，假如将SERDES软核串行速率装备成1.25 G，则需求刺进约1.17 G的冗余数据。
打包后的数据运用FPGA内部SERDES IP软核对数据包加上K码、完结8 B/10
B改换、并/串转化后以高速串行信号办法经过电缆或许光纤传输(现在一般是选用通用1.25 G、2.5 G或许更高速率光模块完结远距离的光纤传输，Cyclone
IV支撑的最高速率为3.125G);收端接纳到数据后相同运用FPGA内部的SERDES IP软核完结对数据的串/并转化、8 B/10
B解码以及去除k码、Reclock等，完结对数据的解码，经过数据复原康复出原始速率的异步数据、以太网数据并输出。
4 完结过程中的问题
在完结中考虑到低功耗、小体积、高牢靠性的要求，尽或许削减体系中器材的品种及数量，一切数据的FIFO运用FPGA内部RAM完结。可是在详细调试时发现因为以太网网络数据的突发性、不稳定性，传输链路简单在数据量忽然增大的时分发生网络丢包的问题。处理这个问题有三种办法：一是添加网络数据缓存，可是因为FIFO运用FPGA内部RAM完结，而FPGA内部资源有限，即便在极限状况都有无法彻底处理丢包问题;二是选用外部专用FIFO来进行数据缓存，其存储容量就不受FPGA约束，选用恰当的器材，足以满意网络突发数据要求，可是由此带来了体系体积及功耗的添加;三是添加传输数据占用的带宽，可是这种办法关于有限数据带宽的无线微波传输来说，添加了后端无线传输的处理难度。最终在对FPGA程序进行优化，在不改变数据占用的有用带宽的前提下，在FPGA资源运用和网络丢包率之间进行均衡，最大极限的运用FPGA内部存储资源，将体系丢包率下降至≤0.001‰，彻底满意了体系网络信号的传输。
5 完毕语
紧跟高速串行数据传输的技能开展趋势，运用FPGA内部自带SERDES软核代替以往选用串并转化芯片的硬件处理方案，有用地避开了硬件规划带来的体积及功耗添加等坏处。一起在对数据选用提取、缓存、传输的办法的过程中，将冗余数据去除，高速串行数据通道只传输数据的有用载荷，大大下降高速串行通道中的数据的有用带宽，减小了对后端无线微波直传的数据带宽需求，然后下降了其规划难度及本钱，具有必定的实践运用含义。
参考文献：
[1]Cyclone IV 器材手册，卷2Cyclone IV 收发器体系结构: INTEL,2011.11
[2]现代通讯原理 第四版：曹志刚 清华大学出版社
[3]Intel LXT971A 3.3v Dual_Speed Fast Ethernet PHY Transceiver
datasheet,INTEL 2002
[4]TLK1501 0.6 TO 1.5GBPS TRANSCEIVER datasheet，TI,2002
本文来源于《电子产品世界》2018年第12期第75页，欢迎您写论文时引证，并注明出处。
