Verilog HDL的前史和开展
1．什么是Verilog HDL
Verilog HDL是硬件描绘言语的一种，用于数字电子体系规划。它答应规划者用它来进行各种等级的逻辑规划，能够用它进行数字逻辑体系的仿真验证、时序剖析、逻辑归纳。它是现在运用最广泛的一种硬件描绘言语之一。
2．Verilog HDL的前史
Verilog HDL是在1983年由GDA（GateWay Design Automation）公司的Phil Moorby创始的。Phil Moorby后来成为Verilog-XL的首要规划者和Cadence公司（Cadence Design System）的第一个合伙人。
在1984年～1985年，Moorby规划出了第一个关于Verilog-XL的仿真器，1986年，他对Verilog HDL的开展又做出了另一个巨大贡献：即提出了用于快速门级仿真的XL算法。
跟着Verilog-XL算法的成功，Verilog HDL言语得到迅速开展。1989年，Cadence公司收买了GDA公司，Verilog HDL言语成为Cadence公司的私有财产。1990年，Cadence公司决议揭露Verilog HDL言语，所以成立了OVI（Open Verilog International）安排来担任Verilog HDL言语的开展。
3．Verilog HDL的开展
根据Verilog HDL的优越性，IEEE于1995年拟定了Verilog HDL的IEEE规范，即Verilog HDL1364-1995。这以后，又在2001年发布了Verilog HDL1364-2001规范。
据有关文献报导，现在在美国运用Verilog HDL进行规划的工程师大约有60000人，全美国有200多所大学教授用Verilog硬件描绘言语的规划办法。在我国台湾地区简直一切闻名大学的电子和计算机工程系都教学Verilog有关的课程。
VHDL和Verilog HDL言语比照
Verilog HDL和VHDL都是用于逻辑规划的硬件描绘言语，而且都已成为IEEE规范。VHDL是在1987年成为IEEE规范，Verilog HDL则在1995年才正式成为IEEE规范。
之所以VHDL比Verilog HDL早成为IEEE规范，这是由于VHDL是美国军方安排开发的，而Verilog HDL 则是从一个一般的民间公司的私有财产转化而来。
VHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Integrated Circuit的缩写，意为甚高速集成电路，故VHDL其精确的中文译名为甚高速集成电路的硬件描绘言语。
1．一起点
Verilog HDL和VHDL作为描绘硬件电路规划的言语，其一起的特色在于。
- 能形式化地笼统表明电路的结构和行为。
- 支撑逻辑规划中层次与范畴的描绘。
- 可借用高档言语的精巧结构来简化电路的描绘。
- 具有电路仿真与验证机制以确保规划的正确性。
- 支撑电路描绘由高层到低层的归纳转化。
- 硬件描绘与完成工艺无关（有关工艺参数可经过言语供给的特色包含进去）。
- 便于文档办理，易于了解和规划重用。
2．不同点
可是Verilog HDL和VHDL又各有其自己的特色。
由于Verilog HDL早在1983年就已推出，因此Verilog HDL具有更广泛的规划集体，老练的资源也远比VHDL丰厚。
与VHDL比较，Verilog HDL的最大长处是：它是一种十分简单把握的硬件描绘言语，只需有C言语的编程根底，经过二十学时的学习，再加上一段时间的实际操作，可在二～三个月内把握这种规划技能。
而把握VHDL规划技能就比较困难。这是由于VHDL不很直观，需求有Ada编程根底。
现在版别的Verilog HDL和VHDL在行为级笼统建模的掩盖规模方面也有所不同。一般以为Verilog HDL在体系级笼统方面比VHDL略差一些，而在门级开关电路描绘方面比VHDL强得多。
